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    Stable SRAM Bitcell Design Utilizing Independent Gate Finfet
    1.
    发明申请
    Stable SRAM Bitcell Design Utilizing Independent Gate Finfet 有权
    稳定的SRAM位单元设计采用独立的门极Finfet

    公开(公告)号：US20120113708A1

    公开(公告)日：2012-05-10

    申请号：US12939260

    申请日：2010-11-04

    申请人： Seong-Ook Jung ,  Mingu Kang ,  Hyunkook Park ,  Seung-Chul Song ,  Mohamed Abu-Rahma ,  Beom-Mo Han ,  Lixin Ge ,  Zhongze Wang

    发明人： Seong-Ook Jung ,  Mingu Kang ,  Hyunkook Park ,  Seung-Chul Song ,  Mohamed Abu-Rahma ,  Beom-Mo Han ,  Lixin Ge ,  Zhongze Wang

    IPC分类号： G11C11/00 ,  H01R43/00

    CPC分类号： G11C11/4125 ,  H01L27/1104 ,  Y10T29/49117

    摘要： Stable SRAM cells utilizing Independent Gate FinFET architectures provide improvements over conventional SRAM cells in device parameters such as Read Static Noise Margin (RSNM) and Write Noise Margin (WNM). Exemplary SRAM cells comprise a pair of storage nodes, a pair of bit lines, a pair of pull-up devices, a pair of pull-down devices and a pair of pass-gate devices. A first control signal and a second control signal are configured to adjust drive strengths of the pass-gate devices, and a third control signal is configured to adjust drive strengths of the pull-up devices, wherein the first control signal is routed orthogonal to a bit line direction, and the second and third control signals are routed in a direction same as the bit line direction. RSNM and WNM are improved by adjusting drive strengths of the pull-up and pass-gate devices during read and write operations.

    摘要翻译： 利用独立栅极FinFET架构的稳定SRAM单元提供了诸如读静态噪声余量（RSNM）和写噪声余量（WNM）的器件参数中的常规SRAM单元的改进。 示例性SRAM单元包括一对存储节点，一对位线，一对上拉器件，一对下拉器件和一对通栅器件。 第一控制信号和第二控制信号被配置为调整传递门装置的驱动强度，并且第三控制信号被配置为调节上拉装置的驱动强度，其中第一控制信号被正交地传送到 位线方向，并且第二和第三控制信号沿与位线方向相同的方向路由。 通过在读写操作期间调整上拉和通过栅极器件的驱动强度，RSNM和WNM得到了改进。