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37 条记录 (耗时 0.037 秒)

    Efficient distributed SAT and SAT-based distributed bounded model checking
    4.
    发明授权
    Efficient distributed SAT and SAT-based distributed bounded model checking 有权
    高效分布式SAT和基于SAT的分布式有界模型检查

    公开(公告)号：US07203917B2

    公开(公告)日：2007-04-10

    申请号：US10795384

    申请日：2004-03-09

    申请人： Malay Ganai ,  Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    发明人： Malay Ganai ,  Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    IPC分类号： G06F17/50

    CPC分类号： G06F17/504

    摘要： There is provided a method of solving a SAT problem comprising partitioning SAT-formula clauses in the SAT problem into a plurality of partitions. Each of said plurality of partitions is solved as a separate process each, thereby constituting a plurality of processes where each of said process communicates only with a subset of the plurality of processes.

    摘要翻译： 提供了一种解决SAT问题的方法，包括将SAT问题中的SAT公式子句分成多个分区。 所述多个分区中的每一个分别被解决为单独的处理，从而构成多个处理，其中每个所述进程仅与多个进程的子集进行通信。

    Iterative abstraction using SAT-based BMC with proof analysis
    5.
    发明授权
    Iterative abstraction using SAT-based BMC with proof analysis 失效
    使用基于SAT的BMC进行迭代抽象与证明分析

    公开(公告)号：US07742907B2

    公开(公告)日：2010-06-22

    申请号：US10762499

    申请日：2004-01-23

    申请人： Aarti Gupta ,  Malay Ganai ,  Zijiang Yang ,  Pranav Ashar

    发明人： Aarti Gupta ,  Malay Ganai ,  Zijiang Yang ,  Pranav Ashar

    IPC分类号： G06F17/50 ,  G06F9/45

    CPC分类号： G06F17/504

    摘要： A method of obtaining a resolution-based proof of unsatisfiability using a SAT procedure for a hybrid Boolean constraint problem comprising representing constraints as a combination of clauses and interconnected gates. The proof is obtained as a combination of clauses, circuit gates and gate connectivity constraints sufficient for unsatisfiability.

    摘要翻译： 使用针对混合布尔约束问题的SAT过程获得基于分辨率的不满足证明的方法，包括将约束表示为子句和互连门的组合。 证明是作为条件，电路门和门连接约束的组合获得的，足以满足不满足性。

    Efficient approaches for bounded model checking
    6.
    发明授权
    Efficient approaches for bounded model checking 失效
    有限模型检查的有效方法

    公开(公告)号：US07711525B2

    公开(公告)日：2010-05-04

    申请号：US10157486

    申请日：2002-05-30

    申请人： Malay Ganai ,  Lintao Zhang ,  Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    发明人： Malay Ganai ,  Lintao Zhang ,  Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    IPC分类号： G06F17/10

    CPC分类号： G06F17/504

    摘要： A method for bounded model checking of arbitrary Linear Time Logic temporal properties. The method comprises translating properties associated with temporal operators F(p), G(p), U(p, q) and X(p) into property checking schemas comprising Boolean satisfiability checks, wherein F represents an eventuality operator, G represents a globally operator, U represents an until operator and X represents a next-time operator. The overall property is checked in a customized manner by repeated invocations of the property checking schemas for F(p), G(p), U(p, q), X(p) operators and standard handling of atomic propositions and Boolean operators.

    摘要翻译： 一种用于任意线性时间逻辑时间属性的有界模型检查的方法。 该方法包括将与时间运算符F（p），G（p），U（p，q）和X（p）相关联的属性转换成包括布尔可满足性检查的属性检查模式，其中F表示可能性运算符，G表示全局 运算符，U表示直到运算符，X表示下一运算符。 通过重复调用F（p），G（p），U（p，q），X（p）运算符的属性检查模式以及原子命题和布尔运算符的标准处理来检查整体属性。

    Efficient modeling of embedded memories in bounded memory checking
    7.
    发明授权
    Efficient modeling of embedded memories in bounded memory checking 有权
    嵌入式存储器在有界内存检查中的高效建模

    公开(公告)号：US07386818B2

    公开(公告)日：2008-06-10

    申请号：US11037920

    申请日：2005-01-18

    申请人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    发明人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    IPC分类号： G06F17/50

    CPC分类号： G11C29/54 ,  G06F17/504 ,  G11C2029/0401

    摘要： A computer-implemented method for augmenting SAT-based BMC to handle embedded memory designs without explicitly modeling memory bits. As is known, verifying designs having large embedded memories is typically handled by abstracting out (over-approximating) the memories. Such abstraction is not useful for finding real bugs. SAT-based BMC, as of now, is incapable of handling designs with explicit memory modeling due to enormously increased search space complexity. Advantageously, our method does not require analyzing the designs and also guarantees not to generate false negatives.

    摘要翻译： 一种用于增加基于SAT的BMC来处理嵌入式存储器设计而不明确建模存储器位的计算机实现的方法。 众所周知，验证具有大嵌入存储器的设计通常通过抽象出（过近似）存储器来处理。 这样的抽象对于找到真实的错误是没有用的。 目前，基于SAT的BMC由于搜索空间复杂度的大幅增加，无法处理具有显式内存建模的设计。 有利的是，我们的方法不需要分析设计，也不保证不产生假阴性。

    Efficient SAT-based unbounded symbolic model checking
    8.
    发明申请
    Efficient SAT-based unbounded symbolic model checking 有权
    高效的基于SAT的无界符号模型检查

    公开(公告)号：US20050240885A1

    公开(公告)日：2005-10-27

    申请号：US11087898

    申请日：2005-03-23

    申请人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    发明人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    IPC分类号： G06F7/60 ,  G06F17/50

    CPC分类号： G06F17/504

    摘要： An efficient approach for SAT-based quantifier elimination and pre-image computation using unrolled designs that significantly improves the performance of pre-image and fix-point computation in SAT-based unbounded symbolic model checking.

    摘要翻译： 基于SAT的量化器消除和使用非滚动设计的前图像计算的有效方法，显着提高了基于SAT的无界符号模型检查中的前图像和定点计算的性能。

    Efficient modeling of embedded memories in bounded memory checking
    9.
    发明申请
    Efficient modeling of embedded memories in bounded memory checking 有权
    嵌入式存储器在有界内存检查中的高效建模

    公开(公告)号：US20060190864A1

    公开(公告)日：2006-08-24

    申请号：US11037920

    申请日：2005-01-18

    申请人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    发明人： Malay Ganai ,  Aarti Gupta ,  Pranav Ashar

    IPC分类号： G06F17/50

    CPC分类号： G11C29/54 ,  G06F17/504 ,  G11C2029/0401

    摘要： A computer-implemented method for augmenting SAT-based BMC to handle embedded memory designs without explicitly modeling memory bits. As is known, verifying designs having large embedded memories is typically handled by abstracting out (over-approximating) the memories. Such abstraction is not useful for finding real bugs. SAT-based BMC, as of now, is incapable of handling designs with explicit memory modeling due to enormously increased search space complexity. Advantageously, our method does not require analyzing the designs and also guarantees not to generate false negatives.

    摘要翻译： 一种用于增加基于SAT的BMC来处理嵌入式存储器设计而不明确建模存储器位的计算机实现的方法。 众所周知，验证具有大嵌入存储器的设计通常通过抽象出（过近似）存储器来处理。 这样的抽象对于找到真实的错误是没有用的。 目前，基于SAT的BMC由于搜索空间复杂度的大幅增加，无法处理具有显式内存建模的设计。 有利的是，我们的方法不需要分析设计，也不保证不产生假阴性。

    SAT-based image computation with application in reachability analysis
    10.
    发明授权
    SAT-based image computation with application in reachability analysis 有权
    基于SAT的图像计算应用于可达性分析

    公开(公告)号：US06728665B1

    公开(公告)日：2004-04-27

    申请号：US09693979

    申请日：2000-10-23

    申请人： Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    发明人： Aarti Gupta ,  Zijiang Yang ,  Pranav Ashar

    IPC分类号： G06F710

    CPC分类号： G06F17/504

    摘要： A method of performing image or pre-image computation for a system is disclosed. The method comprises representing the system by a finite state model; representing state sets using Binary Decision Diagrams (BDDs); performing a satisfiabilty checking (SAT) based backtrack search algorithm, wherein, the SAT decomposes the search over an entire solution space into multiple sub-problems, and wherein a BDD-based image computation is used to solve each sub-problem by enumerating multiple solutions from the solution space. Further, a method for pruning a search space in a SAT procedure is disclosed. The method comprises using BDD Bounding against an implicit disjunction or conjunction of a given set of BDDs; continuing search if a partial assignment of variables satisfies the implicit disjunction or conjunction, and backtracking if a partial assignment of variables does not satisfy the implicit disjunction or conjunction.

    摘要翻译： 公开了一种用于系统执行图像或预图像计算的方法。 该方法包括通过有限状态模型表示系统; 使用二进制决策图（BDD）表示状态集; 执行基于可靠性检查（SAT）的回溯搜索算法，其中，SAT将整个解空间的搜索分解成多个子问题，并且其中使用基于BDD的图像计算来通过枚举多个解决方案来解决每个子问题 从解决方案空间。 此外，公开了一种在SAT过程中修剪搜索空间的方法。 该方法包括使用BDD边界抵抗一组给定的BDD的隐式分离或连接; 如果变量的部分分配满足隐式分离或连接，并且如果变量的部分分配不满足隐式分离或连接，则继续搜索。