公开(公告)号：US20110090250A1

公开(公告)日：2011-04-21

申请号：US12904927

申请日：2010-10-14

申请人： Steven E. MOLNAR ,  Emmett M. KILGARIFF ,  Walter E. DONOVAN ,  Christian AMSINCK ,  Robert OHANNESSIAN

发明人： Steven E. MOLNAR ,  Emmett M. KILGARIFF ,  Walter E. DONOVAN ,  Christian AMSINCK ,  Robert OHANNESSIAN

IPC分类号： G09G5/00

CPC分类号： G06T15/503 ,  G06T15/005 ,  G09G5/363 ,  G09G5/393 ,  G09G2360/123

摘要： One embodiment of the present invention sets forth a technique for converting alpha values into pixel coverage masks. Geometric coverage is sampled at a number of “real” sample positions within each pixel. Color and depth values are computed for each of these real samples. Fragment alpha values are used to determine an alpha coverage mask for the real samples and additional “virtual” samples, in which the number of bits set in the mask bits is proportional to the alpha value. An alpha-to-coverage mode uses the virtual samples to increase the number of transparency levels for each pixel compared with using only real samples. The alpha-to-coverage mode may be used in conjunction with virtual coverage anti-aliasing to provide higher-quality transparency for rendering anti-aliased images.

摘要翻译： 本发明的一个实施例提出了一种将α值转换为像素覆盖掩码的技术。 在每个像素内的多个“实”样本位置采样几何覆盖。 为这些实际样本中的每一个计算颜色和深度值。 片段α值用于确定实际样本和附加“虚拟”样本的alpha覆盖掩码，其中掩码位中设置的位数与alpha值成比例。 与仅使用真实样本相比，alpha到覆盖模式使用虚拟样本来增加每个像素的透明度级别数。 alpha到覆盖模式可以与虚拟覆盖抗锯齿一起使用，以提供用于渲染抗锯齿图像的更高质量的透明度。

公开(公告)号：US20140025891A1

公开(公告)日：2014-01-23

申请号：US13555048

申请日：2012-07-20

申请人： Joel James MCCORMACK ,  Rajesh KOTA ,  Olivier GIROUX ,  Emmett M. KILGARIFF

发明人： Joel James MCCORMACK ,  Rajesh KOTA ,  Olivier GIROUX ,  Emmett M. KILGARIFF

IPC分类号： G06F12/08

CPC分类号： G06F12/0837 ,  G06F12/0815

摘要： One embodiment sets forth a technique for ensuring relaxed coherency between different caches. Two different execution units may be configured to access different caches that may store one or more cache lines corresponding to the same memory address. During time periods between memory barrier instructions relaxed coherency is maintained between the different caches. More specifically, writes to a cache line in a first cache that corresponds to a particular memory address are not necessarily propagated to a cache line in a second cache before the second cache receives a read or write request that also corresponds to the particular memory address. Therefore, the first cache and the second are not necessarily coherent during time periods of relaxed coherency. Execution of a memory barrier instruction ensures that the different caches will be coherent before a new period of relaxed coherency begins.

摘要翻译： 一个实施例提出了一种确保不同缓存之间的轻松一致性的技术。 可以将两个不同的执行单元配置为访问可以存储对应于相同存储器地址的一个或多个高速缓存行的不同高速缓存。 在存储器屏障指令之间的时间段期间，在不同的高速缓存之间保持轻松的一致性。 更具体地，在第二高速缓存接收到也对应于特定存储器地址的读取或写入请求之前，对与特定存储器地址相对应的第一高速缓存中的高速缓存行的写入不一定被传播到第二高速缓存中的高速缓存行。 因此，第一缓存和第二缓存在松弛一致性的时间段期间不一定是相干的。 存储器屏障指令的执行确保在新的松弛一致性周期开始之前，不同的高速缓存将是相干的。