公开(公告)号：WO2012137599A1

公开(公告)日：2012-10-11

申请号：PCT/JP2012/057097

申请日：2012-03-21

Applicant: ルネサスエレクトロニクス株式会社 ,  関 誠司

Inventor： 関　誠司

IPC: G06F12/06

CPC classification number: G06F12/0607 ,  G11C16/08

Abstract: 　このマイクロプロセッサ（１）では、命令アドレス信号（ＣＡ）およびデータアドレス信号（ＤＡ）の各々のアドレス選択用のＹビットの信号をマスクし、命令アドレス信号（ＣＡ）およびデータアドレス信号（ＤＡ）のバンク選択用のＸビットの信号を比較する。その結果、両者が一致しない場合は、アドレス信号（ＣＡ，ＤＡ）によって選択された２つのアドレスに並列にアクセスし、両者が一致する場合は、選択された２つのアドレスに１つずつ順番にアクセスする。したがって、共用メモリ（４）のバンク数やバンク容量が変更されても競合判定回路（９）を新たに設計する必要が無い。

Abstract translation: 在该微处理器（1）中，屏蔽用于指令地址信号（CA）和数据地址信号（DA）中每一个的地址选择的Y位信号，并且指令地址信号（CA ）和数据地址信号（DA）进行比较。 结果，如果信号不匹配，则由并行地访问由地址信号（CA和DA）选择的两个地址，而如果信号匹配，则所选择的两个地址按顺序被一次访问。 因此，即使银行数量或共享存储器（4）的存储容量被修改，也不需要新设计冲突评估电路（9）。

公开(公告)号：WO2013186889A1

公开(公告)日：2013-12-19

申请号：PCT/JP2012/065207

申请日：2012-06-14

Applicant: 三菱電機株式会社 ,  関 誠司

Inventor： 関　誠司

IPC: G05B19/05 ,  G06F15/17

CPC classification number: G06F13/10 ,  G05B19/05 ,  G05B2219/15127 ,  G06F13/20

Abstract: 　ＰＬＣのＩ／Ｏデバイスにおいて、複数のデータに対して入出力処理の並列処理を可能にし、Ｉ／Ｏデバイス間の入出力処理の高速化を低コストで実現する。Ｉ／Ｏデバイスの演算データ抽出部（１５０）は、受信した他のＩ／Ｏデバイスの他局入力Ｃと他局出力Ｄとを入力し、また自局入力Ａと自局出力Ｂとを入力する。演算データ抽出部（１５０）は、自局入力Ａ、自局出力Ｂ、他局入力Ｃ、他局出力Ｄのそれぞれを対象として、パラメータ部（１４０）に格納されたパラメータ（選択種別、データ位置、選択局番、自局番）に従って、演算データを抽出する。演算部（１６０）は、演算データ抽出部（１５０）が抽出した演算データを用いて、パラメータ部（１４０）に格納された演算処（１４１）（複数の演算方式を格納）に従って、複数の演算処理を並列に実行する。

Abstract translation: 本发明能够并行地处理来自PLC的多个数据到I / O设备的输入/输出处理，以便以低成本实现I / O设备之间的快速输入/输出处理速度。 每个I / O设备的算术数据提取单元（150）接收从其他I / O设备接收的其他站输入（C）和其他站输出（D）的输入，并接收本地站输入（A）的输入， 和本地站输出（B）。 算术数据提取单元根据本地站输入（A），本地站输出（B），其他站输入（C）和其他站输出（D）分别提取算术数据，根据 存储在参数单元（140）中的参数（选择类型，数据位置，选择的站号，本地站号）。 算术处理单元（160）通过使用存储在参数单元（140）中的算术处理（141）（存储多个运算方程式）的算术数据提取单元（150）提取的运算数据，执行多次算术运算的并行处理 ）。

公开(公告)号：WO2008035417A1

公开(公告)日：2008-03-27

申请号：PCT/JP2006/318702

申请日：2006-09-21

Applicant: 三菱電機株式会社 ,  関 誠司 ,  加藤 義幸

Inventor： 関 誠司 ,  加藤 義幸

IPC: G06F12/08

CPC classification number: G06F12/0844

Abstract: 　４つのキャッシュメモリ１ａ～１ｄは、並列に動作する。このため、同時に４つのデータを取り出すことができる。アドレス１～４は、対応するキャッシュメモリ１ａ～１ｄにアクセスする。この構成において、例えば、アドレス１と、アドレス２に対してキャッシュメモリ１ａ，１ｂにキャッシュミスが発生したとする。選択制御部４は、主記憶３からデータを取り出す前に、アドレス１をキャッシュメモリ１ｂ、１ｄに出力するとともに、アドレス２をキャッシュメモリ１ａ、１ｃに出力する制御を実行する。このように選択制御部４が、キャッシュミスが発生したキャッシュメモリとは別のキャッシュメモリに読み出しアクセスを行なうことで、キャッシュミスのペナルティによる性能低下を抑える。

Abstract translation: 四个高速缓存存储器（1a至1d）并行操作。 为此，可以同时提取四个数据。 地址（1至4）访问对应的高速缓存存储器（1a至1d）。 在该配置中，例如，假设在地址1和地址2的高速缓冲存储器（1a，1b）中发生高速缓存错误。在从主存储器（3）提取数据之前，选择控制单元（4）进行控制 将地址1输出到高速缓冲存储器1b，1d，将地址2输出到高速缓冲存储器1a，1c。 因此，选择控制单元（4）比发生高速缓存错误的高速缓冲存储器执行对其他高速缓冲存储器的读出访问。 这样可以抑制高速缓存错误造成的性能下降。