公开(公告)号：WO2008027666A3

公开(公告)日：2008-09-25

申请号：PCT/US2007073826

申请日：2007-07-19

申请人： FREESCALE SEMICONDUCTOR INC ,  BAJKOWSKI MACIEJ ,  HOEKSTRA GEORGE P ,  GHASSEMI HAMED

发明人： BAJKOWSKI MACIEJ ,  HOEKSTRA GEORGE P ,  GHASSEMI HAMED

IPC分类号： H03K3/356

CPC分类号： H03K19/01855 ,  H03K3/356121

摘要： A level shifting circuit (105) having a signal input that operates in a first voltage domain (LV DD ) and a signal output that operates in a second voltage domain (HV DD ). In some embodiments, the level shifting circuit includes a clocked level shifter. In some embodiments, the level shifting circuit includes a level shifting latch (208) that latches a translated output signal. In one example, the level shifting latch includes a latch portion and a stack of transistors (211, 213, 215, 217) with a transistor having a control electrode coupled to a clock input.

摘要翻译： 具有在第一电压域（LV _{DD ）中操作的信号输入和在第二电压域（HV DD ）中操作的信号输出的电平移位电路（105） ）。 在一些实施例中，电平移位电路包括时钟电平移位器。 在一些实施例中，电平移位电路包括锁存经转换的输出信号的电平移位锁存器（208）。 在一个示例中，电平移位锁存器包括锁存部分和具有晶体管的堆叠（211,213,215,217），晶体管具有耦合到时钟输入的控制电极。}

公开(公告)号：WO2008027666A2

公开(公告)日：2008-03-06

申请号：PCT/US2007/073826

申请日：2007-07-19

申请人： FREESCALE SEMICONDUCTOR INC. ,  BAJKOWSKI, Maciej ,  HOEKSTRA, George P. ,  GHASSEMI, Hamed

发明人： BAJKOWSKI, Maciej ,  HOEKSTRA, George P. ,  GHASSEMI, Hamed

IPC分类号： H03L5/00

CPC分类号： H03K19/01855 ,  H03K3/356121

摘要： A level shifting circuit (105) having a signal input that operates in a first voltage domain (LV DD ) and a signal output that operates in a second voltage domain (HV DD ). In some embodiments, the level shifting circuit includes a clocked level shifter. In some embodiments, the level shifting circuit includes a level shifting latch (208) that latches a translated output signal. In one example, the level shifting latch includes a latch portion and a stack of transistors (211, 213, 215, 217) with a transistor having a control electrode coupled to a clock input.

摘要翻译： 电平移位电路（105）具有在第一电压域（LVAT DD）中操作的信号输入端和在第二电压域（HV DDD）中工作的信号输出端， ）。 在一些实施例中，电平移位电路包括时钟电平移位器。 在一些实施例中，电平移位电路包括锁存转换的输出信号的电平移位锁存器（208）。 在一个示例中，电平移位锁存器包括具有耦合到时钟输入的控制电极的晶体管的锁存部分和堆叠晶体管（211,213,215,217）。

公开(公告)号：WO2008140920A1

公开(公告)日：2008-11-20

申请号：PCT/US2008/061707

申请日：2008-04-28

申请人： FREESCALE SEMICONDUCTOR INC. ,  BAJKOWSKI, Maciej ,  GHASSEMI, Hamed ,  NGUYEN, Huy B.

发明人： BAJKOWSKI, Maciej ,  GHASSEMI, Hamed ,  NGUYEN, Huy B.

IPC分类号： G11C19/28 ,  G06F7/00

CPC分类号： G11C7/1051 ,  G11C7/106 ,  G11C7/1069

摘要： A data path of a memory is from an array (34) of the memory (12), through a sense amplifier (36), through NOR gates (18, 26), through N channel transistors (20, 28), and through a latch (14, 16) that provides an output. The sense amplifier (36) provides complementary data to the NOR gates which provide an output to the N channel transistors (20, 28). The NOR gates (18, 26) provide outputs to the latch (14, 16). This has the affect of providing outputs to gates of one inverter (14) and drains of another inverter (16). Additional P channel transistors (44, 54) are in series with the inverters (14, 16) of the latch. The P channel transistor (44) that is in series with the inverters whose drains are receiving the signal is made to be nonconductive by the output of the NOR gate (26) to block current flow to the N channel transistor (46, 48) that is providing the input to the latch. The blocking of the current reduces the amount of current that the N channel transistor (46, 48) has to sink. This enables the N channel transistor (46, 48), even at a reduced voltage, to be sufficiently conductive to flip the state of the latch.

摘要翻译： 存储器的数据路径来自存储器（12）的阵列（34），通过读出放大器（36），通过或非门（18,26），通过N沟道晶体管（20,28），并通过 提供输出的锁存器（14,16）。 读出放大器（36）向向N沟道晶体管（20,28）提供输出的或非门提供互补数据。 NOR门（18,26）向锁存器（14,16）提供输出。 这具有向一个逆变器（14）的栅极和另一个逆变器（16）的排水口提供输出的影响。 附加的P沟道晶体管（44,54）与锁存器的反相器（14,16）串联。 与漏极正在接收信号的反相器串联的P沟道晶体管（44）被非门（26）的输出导通，以阻止流向N沟道晶体管（46,48）的电流， 正在向锁存器提供输入。 电流的阻塞减小了N沟道晶体管（46,48）必须下沉的电流量。 这使得N沟道晶体管（46,48）即使在降低的电压下也能够充分导电以翻转锁存器的状态。

公开(公告)号：WO2004012200A1

公开(公告)日：2004-02-05

申请号：PCT/CA2003/001159

申请日：2003-07-31

申请人： MOSAID TECHNOLOGIES INCORPORATED ,  ROTH, Alan ,  GHASSEMI, Hamed

发明人： ROTH, Alan ,  GHASSEMI, Hamed

IPC分类号： G11C15/04

CPC分类号： G11C15/00

摘要： A method for reducing the coupling noise in a Content Addressable Memory (CAM), the CAM having a first bitline pair and a second bitline pair, both pairs aligned along a first axis; a first memory cell connected to the first bitline pair and a second memory cell to the second bitline pair; having a first match line and a first word line aligned along a second axis, the first match line and the first word line connecting the first and the second memory cells defining a first row in a first column; having a second row adjacent the fist row, the second row comprising a third cell and a fourth cell, the third and fourth cells connecting the first and second bitline pairs and a second word line and a second match line, the method comprising arranging the first memory cell in a first orientation and the second memory cell in a second orientation, wherein the second orientation being a first axis mirror image to the first orientation; segmenting the first and second bitline pairs between the first row and the second row; adding a first twisting structure to the first bitline pair and a second twisting structure to the second bitline pair; arranging the third cell in a third orientation, the third orientation being rotated 180 degrees with respect to the first orientation; and arranging the fourth cell in a fourth orientation, the fourth orientation being rotated 180 degrees with respect to the second orientation.

摘要翻译： 一种用于减少内容可寻址存储器（CAM）中的耦合噪声的方法，所述CAM具有沿着第一轴对准的第一位线对和第二位线对; 连接到第一位线对的第一存储器单元和到第二位线对的第二存储器单元; 具有沿着第二轴对准的第一匹配线和第一字线，所述第一匹配线和所述第一字线连接限定第一列中的第一行的所述第一和第二存储器单元; 具有与第一行相邻的第二行，第二行包括第三单元和第四单元，第三单元和第四单元连接第一和第二位线对以及第二字线和第二匹配线，所述方法包括将第一行 存储单元，并且所述第二存储单元处于第二取向，其中所述第二取向是到所述第一取向的第一轴镜像; 分割第一行和第二行之间的第一和第二位线对; 将第一扭转结构添加到所述第一位线对，将第二扭转结构添加到所述第二位线对; 以第三方向布置第三单元，第三取向相对于第一取向旋转180度; 以及将所述第四单元格设置在第四取向中，所述第四取向相对于所述第二取向旋转180度。