公开(公告)号：WO2011089660A1

公开(公告)日：2011-07-28

申请号：PCT/JP2010/003536

申请日：2010-05-26

Applicant: パナソニック株式会社 ,  前田剛志 ,  住田守 ,  橋本幸吉 ,  松下正寿

Inventor： 前田剛志 ,  住田守 ,  橋本幸吉 ,  松下正寿

IPC: G06F13/372 ,  G06F13/36 ,  G06F13/362

CPC classification number: G06F13/364

Abstract: 　調停回路１０８は、低レイテンシが求められるＣＰＵ等のマスタ１０１からのリードライト要求を一定間隔で受け付けることで、マスタ１０１が低レイテンシでメモリアクセスを行う。広帯域が求められるＤＭＡコントローラ等のマスタ１０２，１０３には、マスタ１０１が使用しない残りの帯域を割り当てることで、必要な帯域が確保される。調停回路１０８は、スレーブ１１８内のバッファ１１９にリードライト要求が滞留している状況下では、優先度の低いマスタ１０２，１０３からのリードライト要求の受理を抑制する。したがって、特定のマスタからの要求を低レイテンシでスレーブに伝送できると共に、他のマスタに必要な帯域を確保可能なバス調停装置を提供できる。

Abstract translation: 公开了一种总线仲裁装置，其能够以低延迟将请求从指定主机传送到从机，并且确保其他主机所需的带宽。 仲裁电路（108）以给定的时间间隔从CPU或其他主机（101）接收读/写请求，为此需要低等待时间。 因此，主机（101）执行低延迟存储器访问。 通过将主机（101）不使用的额外带宽分配给需要宽带的DMA控制器或其他主机（102,103）来确保宽带所需的带宽。 当在从机（118）中的缓冲器（119）上停止读/写请求时，仲裁电路（108）约束来自主机（102,103）的低优先级读/写请求的接收。