公开(公告)号：WO2008024221A3

公开(公告)日：2008-08-21

申请号：PCT/US2007017896

申请日：2007-08-15

Applicant: MIPS TECH INC ,  KINTER RYAN C ,  KNOTH MATTHIAS

Inventor： KINTER RYAN C ,  KNOTH MATTHIAS

IPC: G06F12/00 ,  G06F13/00

CPC classification number: G06F12/0893 ,  Y02D10/13

Abstract: Processors and systems having a micro tag array that reduces data cache access power. The processors and systems include a cache that has a plurality of datarams, a processor pipeline register (Fig. 4 Ref. 402), and a micro tag array (Ref. 410). The micro tag array is coupled to the cache and the processor pipeline register. The micro tag array stores base address data bits or base register data bits, offset data bits, a carry bit, and way selection data bits. When a LOAD or a STORE instruction is fetched, at least a portion of the base address and at least a portion of the offset of the instruction are compared to data stored in the micro tag array. If a micro tag array hit occurs, the micro tag array generates a cache dataram enable signal. This signal enables only a single dataram of the cache.

Abstract translation: 具有减少数据高速缓存存取功率的微型标签阵列的处理器和系统。 处理器和系统包括具有多个数据库的缓存，处理器流水线寄存器（图4参考文献402）和微标签阵列（参考文献410）。 微型标签阵列耦合到高速缓存和处理器流水线寄存器。 微标签阵列存储基地址数据位或基址寄存器数据位，偏移数据位，进位位和方式选择数据位。 当取出LOAD或STORE指令时，将基地址的至少一部分和指令的偏移的至少一部分与存储在微标签阵列中的数据进行比较。 如果发生微型标签阵列命中，则微型标签阵列产生高速缓存数据库启用信号。 此信号只能启用缓存的单个dataram。

公开(公告)号：WO2007059215A2

公开(公告)日：2007-05-24

申请号：PCT/US2006044355

申请日：2006-11-15

Applicant: MIPS TECH INC ,  KNOTH MATTHIAS

Inventor： KNOTH MATTHIAS

IPC: G06F1/32 ,  G06F12/08 ,  G06F12/12

CPC classification number: G06F12/0864 ,  G06F9/3802 ,  G06F12/123 ,  G06F2212/1028 ,  G06F2212/6082 ,  Y02D10/13

Abstract: Microprocessor having a power-saving instruction cache way predictor and instruction replacement scheme. In one embodiment, the processor includes a multi-way set associative cache, a way predictor, a policy counter, and a cache refill circuit. The policy counter provides a signal to the way predictor that determines whether the way predictor operates in a first mode or a second mode. Following a cache miss, the cache refill circuit selects a way of the cache and compares a layer number associated with a dataram field of the way to a way-set-layer number. The cache refill circuit writes a block of data to the field if the layer number is not equal to the way-set-layer number. If the layer number is equal to the way-set-layer number, the cache refill circuit repeats the above steps for additional ways until the block of memory is written to the cache.

Abstract translation: 具有省电指令高速缓存方式预测器和指令替换方案的微处理器。 在一个实施例中，处理器包括多路组相关高速缓存，方式预测器，策略计数器和高速缓存补充电路。 策略计数器向预测器提供一种信号，该方式确定预测器在第一模式或第二模式下的运行方式。 在缓存未命中之后，缓存补充电路选择高速缓存的方式，并将与方式的数据字段相关联的层号与方式集合号进行比较。 如果层号不等于路由集层号，高速缓存补充电路将一个数据块写入该字段。 如果层号等于路由集合号码，则缓存补充电路重复上述步骤以获得额外的方式，直到存储器块被写入高速缓存。