公开(公告)号：WO2023088700A1

公开(公告)日：2023-05-25

申请号：PCT/EP2022/080902

申请日：2022-11-07

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM DEUTSCHLAND GMBH

Inventor： PARK, Chanro ,  XIE, Ruilong ,  CHENG, Kangguo ,  LI, Juntao

IPC: H01L29/08 ,  H01L27/088 ,  H01L21/8234 ,  H01L29/78 ,  H01L29/775 ,  H01L29/06 ,  H01L21/336 ,  B82Y10/00

Abstract: An integrated circuit, IC, (1001) is provided. The IC includes a substrate (210) that includes first and second laterally adjacent channels (1002). A shared source or drain (220) region is between the first and second channels. The shared source or drain region includes an uppermost surface and further includes a second surface (320) recessed from the uppermost surface and sidewalls extending from the uppermost surface to the second surface to define a recess (711). First and second gate structures (250) including gate metal are disposed on the first and second channels. An S/D wrap-around contact, WAC, (710) includes a first portion which extends into the recess to contact the second surface and the sidewalls and is wrapped around the S/D region at an exterior of the recess in a cross section perpendicular to channel direction.

公开(公告)号：WO2023073765A1

公开(公告)日：2023-05-04

申请号：PCT/JP2021/039319

申请日：2021-10-25

Applicant: ユニサンティス　エレクトロニクス　シンガポール　プライベート　リミテッド ,  白田　理一郎 ,  原田　望 ,  作井　康司

Inventor： 白田　理一郎 SHIROTA Riichiro ,  原田　望 HARADA Nozomu ,  作井　康司 SAKUI Koji

IPC: H01L21/8234 ,  H01L27/088 ,  H01L27/10 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/336 ,  H01L29/78

Abstract: Ｐ層基板１１上の第１の不純物層上に、第１の絶縁層と、第１の材料層と、第２の絶縁層と、第２の材料層と、第３の絶縁層と、第３の材料層と、を積層する工程と、Ｐ層基板１１上のこれらの層を貫通した第１の空孔を形成する工程と、第１の空孔を埋めて半導体柱２２を形成する工程と、第１の材料層、第２の材料層を除去して第２の空孔と第３の空孔を形成する工程と、第２の空孔と、第３の空孔の内部において露出している半導体柱２２の表層を酸化して第１のゲート絶縁層２５ａ、２５ｂを形成する工程と、第２の空孔と第３の空孔を埋めて第１のゲート導体層２６ａａ、第２のゲート導体層２６ｂａを形成する工程を有してダイナミックフラッシュメモリを形成する。

公开(公告)号：WO2023066639A1

公开(公告)日：2023-04-27

申请号：PCT/EP2022/077225

申请日：2022-09-29

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED

Inventor： XIE, Ruilong ,  FROUGIER, Julien ,  FAN, Su Chen ,  RAMACHANDRAN, Ravikumar ,  LOUBET, Nicolas

IPC: H01L21/768 ,  H01L21/8234 ,  H01L21/8238 ,  H01L23/48 ,  H01L27/06 ,  H01L23/528

Abstract: A stacked device is provided. The stacked device includes a reduced height active device layer, and a plurality of lower source/drain regions in the reduced height active device layer. The stacked device further includes a lower interlayer dielectric (ILD) layer on the plurality of lower source/drain regions, and a conductive trench spacer in the lower interlayer dielectric (ILD) layer, wherein the conductive trench spacer is adjacent to one of the plurality of lower source/drain regions. The stacked device further includes a top active device layer adjacent to the lower interlayer dielectric (ILD) layer, and an upper source/drain section in the top active device layer. The stacked device further includes a shared contact in electrical connection with the upper source/drain section, the conductive trench spacer, and the one of the plurality of lower source/drain regions.

公开(公告)号：WO2023062826A1

公开(公告)日：2023-04-20

申请号：PCT/JP2021/038268

申请日：2021-10-15

Applicant: 三菱電機株式会社

Inventor： 佐々木　肇

IPC: H01L27/04 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/06

Abstract: 半導体基板（３）の上に電界効果トランジスタ（４）が設けられている。ＭＩＭキャパシタ（５）は、半導体基板（３）の上に順に積層された下部電極（１０）、絶縁膜（１１）及び上部電極（１２）を有する。絶縁膜（１１）に金属元素（１３）を添加している。

公开(公告)号：WO2023035270A1

公开(公告)日：2023-03-16

申请号：PCT/CN2021/118020

申请日：2021-09-13

Applicant: 上海集成电路制造创新中心有限公司 ,  复旦大学

Inventor： 徐敏 ,  刘桃 ,  汪大伟 ,  王晨 ,  张卫 ,  徐赛生 ,  吴春蕾

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/423

Abstract: 本发明提供了一种环栅结构源漏的外延制备方法以及环栅结构，其中的方法包括：提供一衬底，在所述衬底上形成多个鳍片，沿沟道方向，相邻的两个鳍片之间具有凹槽；在所述衬底上淀积非晶硅层；对所述非晶硅层进行退火，以使所述非晶硅层结晶形成单晶硅层；以所述单晶硅层的表面为起始表面，外延生长锗硅材料，形成锗硅体层；在所述锗硅体层形成环栅结构的源/漏区；通过在凹槽淀积非晶硅层，然后将非晶硅层经过退火处理结晶成单晶硅层，以单晶硅层为起始表面生长锗硅体层的方法，能够制备出无位错高质量的硅锗体层，为沟道提供足够的应力，提升环栅器件的空穴迁移率，进而提高环栅器件的开启电流。

公开(公告)号：WO2023016210A1

公开(公告)日：2023-02-16

申请号：PCT/CN2022/106767

申请日：2022-07-20

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM (CHINA) CO., LIMITED

Inventor： WU, Heng ,  XIE, Ruilong ,  ZHANG, Chen ,  MILLER, Eric

IPC: H01L21/768 ,  H01L21/8234 ,  H01L23/528 ,  H01L21/822

Abstract: A method for forming a stacked transistor includes forming a sacrificial cap over a first interconnect of a lower level transistor. The method further includes forming an upper level transistor above the sacrificial cap. The method further includes removing the sacrificial cap to form an opening such that the opening is delimited by the upper level transistor. The method further includes forming a second interconnect in the opening such that the second interconnect is in direct contact with the first interconnect.

公开(公告)号：WO2023002767A1

公开(公告)日：2023-01-26

申请号：PCT/JP2022/023152

申请日：2022-06-08

Applicant: ローム株式会社

Inventor： 大隅　悠史 ,  奥田　肇

IPC: H01L29/78 ,  H01L21/329 ,  H01L21/76 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/12 ,  H01L29/861 ,  H01L29/866 ,  H01L29/868 ,  H01L29/87

Abstract: 半導体装置は、主面を有するチップと、前記主面に設けられたダイオード領域と、前記ダイオード領域において前記主面に間隔を空けて形成された複数のトレンチ構造であって、絶縁体を挟んでトレンチ内に上下方向に埋設された上電極および下電極を含む電極構造をそれぞれ有する複数の前記トレンチ構造と、複数の前記トレンチ構造の間の領域において前記主面の表層部に形成されたｐｎ接合部を有するダイオードと、を含む。

公开(公告)号：WO2022258146A1

公开(公告)日：2022-12-15

申请号：PCT/EP2021/065271

申请日：2021-06-08

Applicant: HUAWEI TECHNOLOGIES CO., LTD. ,  BHUWALKA, Krishna, Kumar

Inventor： BHUWALKA, Krishna, Kumar

IPC: B82Y10/00 ,  G11C11/22 ,  H01L29/06 ,  H01L29/423 ,  H01L29/775 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/1159 ,  H01L29/51 ,  H01L29/78

Abstract: A semiconductor device includes at least a first silicon (Si) element (208A) and a second Si element (208B) on a substrate and a ferroelectric layer (212) surrounding the first Si element and the second Si element on at least three sides and a gate structure (214, 218, 206) arranged around the ferroelectric layer. The silicon elements may be nanowires (208A, 208A) or alternatively laterally spaced fins (408A, B, 508A, B). Two laterally separated fins or stacks of nanowires may be separated by a ferroelectric material and possibly an additional dielectric material.

公开(公告)号：WO2022250820A1

公开(公告)日：2022-12-01

申请号：PCT/US2022/026141

申请日：2022-04-25

Applicant: APPLIED MATERIALS, INC.

Inventor： BREIL, Nicolas Louis ,  LEE, Byeong Chan ,  COLOMBEAU, Benjamin

IPC: H01L21/8234 ,  H01L21/285 ,  H01L21/768

Abstract: A method of forming a contact trench structure in a semiconductor device, the method includes performing a first selective deposition process to form a contact on sidewalls of a trench, each of the sidewalls of the trench comprising a first cross section of a first material and a second cross section of a second material, performing a second selective deposition process to form a metal silicide layer on the contact, performing a first metal fill process to form a contact plug within the trench, the first metal fill process including depositing a contact plug metal material within the trench, performing an etch process to form an opening within the trench, comprising partially etching the contact plug metal material within the trench, and performing a second metal fill process, the second metal fill process comprising depositing the contact plug metal material within the opening.

公开(公告)号：WO2022238794A1

公开(公告)日：2022-11-17

申请号：PCT/IB2022/053801

申请日：2022-04-25

Applicant: 株式会社半導体エネルギー研究所

Inventor： 國武寛司 ,  伊藤優希

IPC: H01L27/088 ,  H01L21/26 ,  H01L21/268 ,  H01L21/316 ,  H01L21/318 ,  H01L21/324 ,  H01L21/336 ,  H01L21/428 ,  H01L21/477 ,  H01L21/66 ,  H01L21/82 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/8239 ,  H01L21/8242 ,  H01L27/00 ,  H01L27/04 ,  H01L27/06 ,  H01L27/092 ,  H01L27/105 ,  H01L27/108 ,  H01L27/1156 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792 ,  H03K17/00 ,  H03K19/00 ,  H01L21/31 ,  H01L22/00 ,  H01L29/66477

Abstract: 多点測定が可能な半導体装置を提供する。 半導体装置は、第１の層と、第１の層上の第２の層とを有する。第１の層は、第１のマルチプレクサと、第２のマルチプレクサと、第１のマルチプレクサと電気的に接続しているｍ個（ｍは１以上の整数である）のアナログスイッチと、第２のマルチプレクサと電気的に接続しているｎ個（ｎは１以上の整数である）のアナログスイッチとを有し、第２の層は、ｍ×ｎ個のトランジスタを有する。ｍ個のアナログスイッチのそれぞれは、ｎ個のトランジスタと電気的に接続し、ｎ個のアナログスイッチのそれぞれは、ｍ個のトランジスタと電気的に接続している。