一种通信链路中高速数据加/解密模块
摘要:
一种通信链路中高速数据加/解密模块,它包括:DB62输入端口、FPGA加/解密处理模块、DB62输出端口、随机数生成芯片、Flash存储器芯片、配置和测试电路及电源供给网络。其间关系是:DB62输入、输出端口分别与FPGA加/解密处理模块相连接;DB62输入端口接收上级链路的差分信号给FPGA加/解密处理模块,FPGA加/解密处理模块提取数据信息并对数据进行加/解密,然后以LVDS差分信号形式输出被加/解密数据到DB62输出端口;随机数生成芯片与FPGA加/解密处理模块相连接,Flash存储器芯片与FPGA加/解密处理模块相连接,配置和测试电路与FPGA加/解密处理模块相连接;电源供给网络与整个加/解密处理模块中各个模块相连。本发明在高速数据通信和信息安全领域里具有广阔的应用前景。
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