公开(公告)号：CN101958789A

公开(公告)日：2011-01-26

申请号：CN201010286059.3

申请日：2010-09-17

申请人： 北京航空航天大学

发明人： 杨友福 ,  刘建伟 ,  毛剑 ,  修春娣 ,  尚涛 ,  张其善

IPC分类号： H04L9/06

摘要： 一种通信链路中高速数据加/解密模块，它包括：DB62输入端口、FPGA加/解密处理模块、DB62输出端口、随机数生成芯片、Flash存储器芯片、配置和测试电路及电源供给网络。其间关系是：DB62输入、输出端口分别与FPGA加/解密处理模块相连接；DB62输入端口接收上级链路的差分信号给FPGA加/解密处理模块，FPGA加/解密处理模块提取数据信息并对数据进行加/解密，然后以LVDS差分信号形式输出被加/解密数据到DB62输出端口；随机数生成芯片与FPGA加/解密处理模块相连接，Flash存储器芯片与FPGA加/解密处理模块相连接，配置和测试电路与FPGA加/解密处理模块相连接；电源供给网络与整个加/解密处理模块中各个模块相连。本发明在高速数据通信和信息安全领域里具有广阔的应用前景。

公开(公告)号：CN101958789B

公开(公告)日：2012-07-04

申请号：CN201010286059.3

申请日：2010-09-17

申请人： 北京航空航天大学

发明人： 郑志明 ,  刘建伟 ,  杨友福 ,  毛剑 ,  修春娣 ,  尚涛 ,  张其善

IPC分类号： H04L9/06

摘要： 一种通信链路中高速数据加/解密模块，它包括：DB62输入端口、FPGA加/解密处理模块、DB62输出端口、随机数生成芯片、Flash存储器芯片、配置和测试电路及电源供给网络。其间关系是：DB62输入、输出端口分别与FPGA加/解密处理模块相连接；DB62输入端口接收上级链路的差分信号给FPGA加/解密处理模块，FPGA加/解密处理模块提取数据信息并对数据进行加/解密，然后以LVDS差分信号形式输出被加/解密数据到DB62输出端口；随机数生成芯片与FPGA加/解密处理模块相连接，Flash存储器芯片与FPGA加/解密处理模块相连接，配置和测试电路与FPGA加/解密处理模块相连接；电源供给网络与整个加/解密处理模块中各个模块相连。本发明在高速数据通信和信息安全领域里具有广阔的应用前景。