发明公开
- 专利标题: 多低密度奇偶校验检查(LDPC)基图设计
-
申请号: CN201880009988.4申请日: 2018-01-19
-
公开(公告)号: CN110268635A公开(公告)日: 2019-09-20
- 发明人: J·B·索里阿加 , G·萨奇斯 , S·库得卡尔 , T·理查森 , V·隆克
- 申请人: 高通股份有限公司
- 申请人地址: 美国加利福尼亚
- 专利权人: 高通股份有限公司
- 当前专利权人: 高通股份有限公司
- 当前专利权人地址: 美国加利福尼亚
- 代理机构: 永新专利商标代理有限公司
- 代理商 张扬
- 优先权: 62/455,450 2017.02.06 US
- 国际申请: PCT/US2018/014528 2018.01.19
- 国际公布: WO2018/144251 EN 2018.08.09
- 进入国家日期: 2019-08-02
- 主分类号: H03M13/03
- IPC分类号: H03M13/03 ; H03M13/11 ; H03M13/00
摘要:
本公开内容的方面涉及利用LDPC基图的低密度奇偶校验检查(LDPC)编码。可以维护与重叠的信息块长度的不同的范围相关联的两个或更多个LDPC基图。可以针对信息块基于所述信息块的信息块长度选择具体的LDPC基图。在选择所述LDPC基图时可以被考虑的额外的度量可以包括被用于对所述信息块进行编码的码率和/或为了产生所述信息块的所述信息块长度而被应用于每个LDPC基图的提升大小。
公开/授权文献
- CN110268635B 多低密度奇偶校验检查(LDPC)基图设计 公开/授权日:2023-06-20
IPC分类: