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发明公开
CN111130517A 高速逻辑中动态切换电流的降低 审中-公开

高速逻辑中动态切换电流的降低
摘要：
公开了一种用于降低高速逻辑中的动态切换电流的方法和设备。所述设备可以包括CMOS逻辑电路，所述CMOS逻辑电路进而包括NMOS FinFET、第一PMOS FinFET以及第二PMOS FinFET。所述NMOS FinFET的栅极连接到所述第一PMOS FinFET的栅极，所述NMOS FinFET的漏极连接到所述第一PMOS FinFET的漏极，并且所述第二PMOS FinFET连接到所述第一PMOS FinFET以在所述第一PMOS FinFET的源极与所述漏极之间创建电容器。在一个实施例中，所述第二PMOS FinFET包含在单元中并且定位在所述单元的边缘处，所述单元还包含所述第一PMOS FinFET和所述NMOS FinFET。
摘要（英）：

A method and apparatus for reducing dynamic switching current in high speed logic. The apparatus may include a CMOS logic circuit, which in turn includes an NMOS FinFET, a first PMOS FinFET, and a second PMOS FinFET. A gate of the NMOS FinFET is connected to a gate of the first PMOS FinFET, a drain of the NMOS FinFET is connected to a drain of the first PMOS FinFET, and the second PMOS FinFET is connected to the first PMOS FinFET to create a capacitor between a source and the drain of the first PMOS FinFET. In one embodiment, the second PMOS FinFET is contained in and positioned at an edge of a cell that also contains the first PMOS FinFET and the NMOS FinFET.

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