本发明公开了基于FPGA的电机时序控制方法，采用固定的频标信号作为所有运算的时间基准源，PWM增减计数峰值为1/2PWM周期对应值，其斜率为±1，在模块顶层对频标信号频率、PWM周期、AD采样起始时刻、位置信息和速度信息的采样起始点、电流环和速度环解算起始点进行参数化配置；处理器工作中断周期和中断使能通过寄存器配置，中断使能寄存器控制中断信号的输出，中断周期寄存器控制中断时间。本发明解决了跨时钟域的问题，同时具有较好的移植性，可在不同厂家的FPGA芯片上稳定可靠的运行。