本申请涉及驱控一体的技术领域，尤其是涉及一种FPGA除法运算的优化方法、装置、除法器和介质，方法包括：基于除数和被除数，确定中间变量，在同一个时钟周期，基于高除数位宽的值和除数的值进行大小比较，确定比较结果对应的目标操作，并基于目标操作对中间变量进行数值处理，同时，确定下一次数值处理对应的周期数；若下一次数值处理对应的周期数小于被除数的位宽，将运算变量确定为中间变量，并在下一时钟周期重复执行上一时钟周期的操作，直至周期数不小于被除数位宽，基于最终的运算变量，得到余数和商。将单时钟周期的除法运算拆分成多个时钟周期的加法运算，提高了系统的稳定性，且，利用中间变量进行除法运算使得资源占用大幅度减小。