Invention Grant
- Patent Title: 一种CNFET电路的布局方法及系统
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Application No.: CN202310934054.4Application Date: 2023-07-28
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Publication No.: CN116663482BPublication Date: 2023-11-07
- Inventor: 田康林 , 赵康 , 翟建旺
- Applicant: 北京邮电大学
- Applicant Address: 北京市海淀区西土城路10号
- Assignee: 北京邮电大学
- Current Assignee: 北京邮电大学
- Current Assignee Address: 北京市海淀区西土城路10号
- Agency: 北京方圆嘉禾知识产权代理有限公司
- Agent 程华
- Main IPC: G06F30/392
- IPC: G06F30/392 ; G06F30/398
Abstract:
本发明公开一种CNFET电路的布局方法及系统，属于半导体器件技术领域。本发明采用统计静态时序分析方式进行关键段组的选取，然后基于可以更准确地评估电路的延迟和更有效的优化电路时序良率的段统计延迟模型进行每个关键段的关键门的最优位置的确定，完成CNFET电路的布局，本发明实现了在保证时序良率的同时降低电路布局所需时间。
Public/Granted literature
- CN116663482A 一种CNFET电路的布局方法及系统 Public/Granted day:2023-08-29
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