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公开(公告)号：CN117807950B
公开(公告)日：2024-05-03
申请号：CN202410232063.3
申请日：2024-03-01
Applicant: 北京邮电大学
IPC: G06F30/392 , G06F30/398 , G06F18/22 , G06F18/23 , G06F18/243 , G06F111/06
Abstract: 本发明公开一种考虑模块对称性的布图规划方法、系统及电子设备，涉及集成电路领域。本发明根据输入的网表和模块信息对电路模块的对称性进行识别，得到对称组。选取组中每个对称对其中之一作为代表建立对称树，以表示对称组的内部结构。根据对称树以及非对称模块的结构建立CB‑tree布图表示，并使用模拟退火算法基于CB‑tree结构进行优化，从而实现考虑模块对称性的布图规划。本发明能够有效降低布图规划的复杂度，在提高布图规划质量的同时保证对称性约束。
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公开(公告)号：CN116663482B
公开(公告)日：2023-11-07
申请号：CN202310934054.4
申请日：2023-07-28
Applicant: 北京邮电大学
IPC: G06F30/392 , G06F30/398
Abstract: 本发明公开一种CNFET电路的布局方法及系统，属于半导体器件技术领域。本发明采用统计静态时序分析方式进行关键段组的选取，然后基于可以更准确地评估电路的延迟和更有效的优化电路时序良率的段统计延迟模型进行每个关键段的关键门的最优位置的确定，完成CNFET电路的布局，本发明实现了在保证时序良率的同时降低电路布局所需时间。
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Patent Agency Ranking
公开(公告)号：CN117807950A
公开(公告)日：2024-04-02
申请号：CN202410232063.3
申请日：2024-03-01
Applicant: 北京邮电大学
IPC: G06F30/392 , G06F30/398 , G06F18/22 , G06F18/23 , G06F18/243 , G06F111/06
Abstract: 本发明公开一种考虑模块对称性的布图规划方法、系统及电子设备，涉及集成电路领域。本发明根据输入的网表和模块信息对电路模块的对称性进行识别，得到对称组。选取组中每个对称对其中之一作为代表建立对称树，以表示对称组的内部结构。根据对称树以及非对称模块的结构建立CB‑tree布图表示，并使用模拟退火算法基于CB‑tree结构进行优化，从而实现考虑模块对称性的布图规划。本发明能够有效降低布图规划的复杂度，在提高布图规划质量的同时保证对称性约束。
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公开(公告)号：CN117313627A
公开(公告)日：2023-12-29
申请号：CN202311303039.6
申请日：2023-10-09
Applicant: 北京邮电大学
IPC: G06F30/39 , G06F115/10
Abstract: 本发明公开一种芯片供电网络电迁移分析方法、系统及存储介质，涉及集成电路辅助设计领域，该方法包括获取待分析的芯片供电网络的金属互连线网信息和芯片供电网络数据；根据金属互连线网信息和芯片供电网络数据构建同层金属互连线构成的互连树；结合电迁移应力建模的边界条件和Korhonen模型，建立每棵互连树对应的电迁移瞬态应力求解方程；根据每棵互连树对应的电迁移瞬态应力求解方程，采用二分法，确定所有互连树上电迁移应力到达关键应力的时间；将互连树上电迁移应力最早到达关键应力的时间作为待分析的芯片供电网络的空洞成核时间，并得到空洞成核时间的分布情况。本发明能够提高芯片供电网络电迁移分析的准确性和速度。
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公开(公告)号：CN116663488B
公开(公告)日：2023-11-07
申请号：CN202310952802.1
申请日：2023-08-01
Applicant: 北京邮电大学
IPC: G06F30/3947
Abstract: 本发明公开一种多层级总体布线方法及系统，涉及布线技术领域，该方法包括：采用CUGR布线器对待布线电路进行初始布线得到初始布线网络；采用改进的多层级3D迷宫布线算法对所述初始布线网络进行路径搜索，得到所述待布线电路的布线方案；在所述改进的多层级3D迷宫布线算法中，计算粗化网格资源时，根据各粗化网格内总体布线单元所处位置为各总体布线单元的资源权重赋值。本发明提高布线效率的同时降低布线代价。
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公开(公告)号：CN116663488A
公开(公告)日：2023-08-29
申请号：CN202310952802.1
申请日：2023-08-01
Applicant: 北京邮电大学
IPC: G06F30/3947
Abstract: 本发明公开一种多层级总体布线方法及系统，涉及布线技术领域，该方法包括：采用CUGR布线器对待布线电路进行初始布线得到初始布线网络；采用改进的多层级3D迷宫布线算法对所述初始布线网络进行路径搜索，得到所述待布线电路的布线方案；在所述改进的多层级3D迷宫布线算法中，计算粗化网格资源时，根据各粗化网格内总体布线单元所处位置为各总体布线单元的资源权重赋值。本发明提高布线效率的同时降低布线代价。
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公开(公告)号：CN116663482A
公开(公告)日：2023-08-29
申请号：CN202310934054.4
申请日：2023-07-28
Applicant: 北京邮电大学
IPC: G06F30/392 , G06F30/398
Abstract: 本发明公开一种CNFET电路的布局方法及系统，属于半导体器件技术领域。本发明采用统计静态时序分析方式进行关键段组的选取，然后基于可以更准确地评估电路的延迟和更有效的优化电路时序良率的段统计延迟模型进行每个关键段的关键门的最优位置的确定，完成CNFET电路的布局，本发明实现了在保证时序良率的同时降低电路布局所需时间。
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