发明公开
- 专利标题： 基于多数逻辑门的时序电路
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申请号： CN202180093004.7申请日： 2021-09-01
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公开(公告)号： CN116830460A公开(公告)日： 2023-09-29
- 发明人: S·马尼帕特鲁尼 , Y-S·方 , R·梅内塞斯 , R·K·多卡尼亚 , R·拉梅什 , A·马图瑞亚
- 申请人： 开普勒计算公司
- 申请人地址： 美国加利福尼亚
- 专利权人： 开普勒计算公司
- 当前专利权人： 开普勒计算公司
- 当前专利权人地址： 美国加利福尼亚
- 代理机构： 永新专利商标代理有限公司
- 代理商 王英
- 优先权： 17/129,842 20201221 US
- 国际申请： PCT/US2021/048762 2021.09.01
- 国际公布： WO2022/139890 EN 2022.06.30
- 进入国家日期： 2023-08-04
- 主分类号： H03K19/23
- IPC分类号： H03K19/23
摘要：
低功率时序电路(例如，锁存器)使用非线性极性电容器以比传统CMOS时序电路更少的晶体管来保持电荷。该时序电路包括具有第一、第二和第三输入以及第一输出的3输入多数逻辑门。该时序电路包括耦合到第一输出的驱动器，其中该驱动器用于产生第二输出。该时序电路还包括用于接收时钟和第二输出的异或(XOR)门，其中该XOR门用于产生耦合到第二输入的第三输出，其中第一输入用于接收数据，并且其中第三输入用于接收第二输出。
IPC分类:
