基于多数逻辑门的时序电路
    1.
    发明公开

    公开(公告)号:CN116830460A

    公开(公告)日:2023-09-29

    申请号:CN202180093004.7

    申请日:2021-09-01

    IPC分类号: H03K19/23

    摘要: 低功率时序电路(例如,锁存器)使用非线性极性电容器以比传统CMOS时序电路更少的晶体管来保持电荷。该时序电路包括具有第一、第二和第三输入以及第一输出的3输入多数逻辑门。该时序电路包括耦合到第一输出的驱动器,其中该驱动器用于产生第二输出。该时序电路还包括用于接收时钟和第二输出的异或(XOR)门,其中该XOR门用于产生耦合到第二输入的第三输出,其中第一输入用于接收数据,并且其中第三输入用于接收第二输出。