本发明请求保护一种抗PVT变化的三态比较器电路，其中包括主比较器、副比较器、主比较器时钟模块、副比较器时钟模块、异或门、与门和非门。主比较器接输入信号；副比较器的输入电压为该比较器设计精度的1/4；异或门用于判断比较器是否得到比较结果；主比较器时钟模块用于产生两个时钟信号；与门的输出信号是第三态的标志信号，若为高电平，则使主比较器时钟模块输出的时钟信号拉低，使比较器进入复位阶段。常规比较器输出有A＞B或A＜B两种状态，本发明技术方案则引入了第三种状态，即输入信号的差值小于比较器设计精度的1/4，可在抑制比较器亚稳态的同时得到更高比较精度，且该电路具有抗PVT变化的特性，适用于异步SAR模数转换器中。