Invention Publication
CN1574280A 内连线错误的改善图案
失效 - 权利终止
- Patent Title: 内连线错误的改善图案
- Patent Title (English): Pattern for reducing interconnect failures
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Application No.: CN200310100539.6Application Date: 2003-10-16
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Publication No.: CN1574280APublication Date: 2005-02-02
- Inventor: 姚志翔 , 万文恺 , 黄泰钧 , 夏劲秋
- Applicant: 台湾积体电路制造股份有限公司
- Applicant Address: 台湾省新竹科学工业园区
- Assignee: 台湾积体电路制造股份有限公司
- Current Assignee: 台湾积体电路制造股份有限公司
- Current Assignee Address: 台湾省新竹科学工业园区
- Agency: 北京三友知识产权代理有限公司
- Agent 李强
- Priority: 10/448,656 2003.05.30 US
- Main IPC: H01L21/768
- IPC: H01L21/768

Abstract:
一种应用于半导体集成电路制成中内连线错误的改善图案。此内连线错误的改善图案是应用于金属层/介电层/金属层的结构,在其中一金属层的其它区域加上辅助图案,利用这些辅助物所造成的热应力梯度来集中金属层中的空缺,以防止用以连接两金属层的中介插塞底部产生孔洞。
Public/Granted literature
- CN1317757C 内连线错误的改善图案 Public/Granted day:2007-05-23
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IPC分类: