发明公开
EP0403436A1 Anordnung zum Test digitaler Schaltungen mit konfigurierbaren, in den Test einbezogenen Takterzeugungsschaltungen
失效
Anordnung zum Test digitaler Schaltungen mit konfigurierbaren，in den Test einbezogenen Takterzeugungsschaltungen。
- 专利标题： Anordnung zum Test digitaler Schaltungen mit konfigurierbaren, in den Test einbezogenen Takterzeugungsschaltungen
- 专利标题（英）： Device for testing digital circuits by means of adaptable clocking circuits included in the test
- 专利标题（中）： Anordnung zum Test digitaler Schaltungen mit konfigurierbaren，in den Test einbezogenen Takterzeugungsschaltungen。
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申请号： EP90810424.3申请日： 1990-06-11
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公开(公告)号： EP0403436A1公开(公告)日： 1990-12-19
- 发明人: Oehm, Jürgen, Dipl.-Physiker , Näther, Marcus, Dr. Ing. , Grobelny, Lothar, Dipl.-Ing. , Hutschenreiter, Birgit, Dipl.-Math.
- 申请人： Zentrum Mikroelektronik Dresden GmbH
- 申请人地址： Grenzstrasse 28 D-01109 Dresden DE
- 专利权人： Zentrum Mikroelektronik Dresden GmbH
- 当前专利权人： Zentrum Mikroelektronik Dresden GmbH
- 当前专利权人地址： Grenzstrasse 28 D-01109 Dresden DE
- 代理机构： Fischer, Franz Josef
- 优先权： DD329515 19890613
- 主分类号： G01R31/28
- IPC分类号： G01R31/28 ; G01R31/318 ; G06F11/26
摘要：
Die Erfindung kommt vorzugsweise bei der Pruefung komplexer digitaler Schaltkreise zur Anwendung, insbesondere wenn bei diesen mehrere verschiedene Taktsignale Verwendung finden.
Die vorgeschlagene Anordnung besitzt Dateneingaenge und einen Schiebedateneingang, Datenausgaenge und einen Schiebedatenausgang sowie Takt- und Steuersignaleingaenge. Sie enthaelt eine Flipflopanordnung aus zwei oder drei getakteten, zu einem Scan-path verschaltbaren Latches, wobei dem ersten Latch ein Multiplexer vorgeschaltet ist, dessen Dateneingaenge an den Eingaengen der Anordnung angeschlossen sind.
Erfindungsgemaess sind ein Schaltungstakt, ein Testtakt und ein Schaltungstaktunterdrueckungssignal auf ein die genannten Signale verknuepfendes Logiknetzwerk gefuehrt, an dessem Ausgang ein generierter Steuertakt steht. Das Schaltungstaktunterdrueckungssignal ist weiterhin auf den Steuereingang des Multiplexers gelegt. Die Takteingaenge des ersten und zweiten Latches sind zueinander negiert am Stuertakt, der Takteingang eines dritten Latches ist am Schaltungstaktunterdrueckungssignal angeschlossen. Bestimmte Ausgaenge der Latches realisieren die Ausgaenge der Anordnung.
Angegeben sind Ausgestaltungsvarianten der Flipflopanordnung als Master-Slave-Flipflop oder Latchanordnung, wahlweise ausgelegt fuer den Test von Stuck-open-Fehlern.
Die vorgeschlagene Anordnung besitzt Dateneingaenge und einen Schiebedateneingang, Datenausgaenge und einen Schiebedatenausgang sowie Takt- und Steuersignaleingaenge. Sie enthaelt eine Flipflopanordnung aus zwei oder drei getakteten, zu einem Scan-path verschaltbaren Latches, wobei dem ersten Latch ein Multiplexer vorgeschaltet ist, dessen Dateneingaenge an den Eingaengen der Anordnung angeschlossen sind.
Erfindungsgemaess sind ein Schaltungstakt, ein Testtakt und ein Schaltungstaktunterdrueckungssignal auf ein die genannten Signale verknuepfendes Logiknetzwerk gefuehrt, an dessem Ausgang ein generierter Steuertakt steht. Das Schaltungstaktunterdrueckungssignal ist weiterhin auf den Steuereingang des Multiplexers gelegt. Die Takteingaenge des ersten und zweiten Latches sind zueinander negiert am Stuertakt, der Takteingang eines dritten Latches ist am Schaltungstaktunterdrueckungssignal angeschlossen. Bestimmte Ausgaenge der Latches realisieren die Ausgaenge der Anordnung.
Angegeben sind Ausgestaltungsvarianten der Flipflopanordnung als Master-Slave-Flipflop oder Latchanordnung, wahlweise ausgelegt fuer den Test von Stuck-open-Fehlern.
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