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    Anordnung zum Test digitaler Schaltungen mit konfigurierbaren, in den Test einbezogenen Takterzeugungsschaltungen
    1.
    发明公开
    Anordnung zum Test digitaler Schaltungen mit konfigurierbaren, in den Test einbezogenen Takterzeugungsschaltungen 失效
    Anordnung zum Test digitaler Schaltungen mit konfigurierbaren，in den Test einbezogenen Takterzeugungsschaltungen。

    公开(公告)号：EP0403436A1

    公开(公告)日：1990-12-19

    申请号：EP90810424.3

    申请日：1990-06-11

    申请人： Zentrum Mikroelektronik Dresden GmbH

    发明人： Oehm, Jürgen, Dipl.-Physiker ,  Näther, Marcus, Dr. Ing. ,  Grobelny, Lothar, Dipl.-Ing. ,  Hutschenreiter, Birgit, Dipl.-Math.

    IPC分类号： G01R31/28 ,  G01R31/318 ,  G06F11/26

    CPC分类号： G01R31/318541

    摘要： Die Erfindung kommt vorzugsweise bei der Pruefung komple­xer digitaler Schaltkreise zur Anwendung, insbesondere wenn bei diesen mehrere verschiedene Taktsignale Verwen­dung finden.
    Die vorgeschlagene Anordnung besitzt Dateneingaenge und einen Schiebedateneingang, Datenausgaenge und einen Schiebedatenausgang sowie Takt- und Steuersignaleingaen­ge. Sie enthaelt eine Flipflopanordnung aus zwei oder drei getakteten, zu einem Scan-path verschaltbaren Lat­ches, wobei dem ersten Latch ein Multiplexer vorgeschal­tet ist, dessen Dateneingaenge an den Eingaengen der An­ordnung angeschlossen sind.
    Erfindungsgemaess sind ein Schaltungstakt, ein Testtakt und ein Schaltungstaktunterdrueckungssignal auf ein die genannten Signale verknuepfendes Logiknetzwerk gefuehrt, an dessem Ausgang ein generierter Steuertakt steht. Das Schaltungstaktunterdrueckungssignal ist weiterhin auf den Steuereingang des Multiplexers gelegt. Die Takteingaenge des ersten und zweiten Latches sind zueinander negiert am Stuertakt, der Takteingang eines dritten Latches ist am Schaltungstaktunterdrueckungssignal angeschlossen. Be­stimmte Ausgaenge der Latches realisieren die Ausgaenge der Anordnung.
    Angegeben sind Ausgestaltungsvarianten der Flipflopanord­nung als Master-Slave-Flipflop oder Latchanordnung, wahl­weise ausgelegt fuer den Test von Stuck-open-Fehlern.

    摘要翻译： 本发明优选用于测试复数数字电路，特别是如果在这些电路中使用若干不同的时钟信号。 所提出的布置具有数据输入和移位数据输入，数据输出和移位数据输出以及时钟和控制信号输入。 它包含两个或三个时钟锁存器的触发器布置，其可以连接在一起以形成扫描路径，第一锁存器前面是多路复用器，其数据输入端连接到该装置的输入端。 电路时钟，测试时钟和电路时钟抑制信号连接到组合所述信号的逻辑网络，在该网络的输出处存在所生成的控制时钟。 电路时钟抑制信号也适用于多路复用器的控制输入。 第一和第二锁存器的时钟输入在控制时钟相互否定，第三个锁存器的时钟输入连接到电路时钟抑制信号。 锁存器的某些输出形成该装置的输出。 规定了作为主/从触发器或闩锁装置的触发器装置的设计变型，可选地用于测试卡住断路故障。