，每个生成的电路装置，其中K细胞从两个k个输入的状态中的k的输出状态中的一个的连接。 连接单元，每个单元包括两个计数器（CT1，CT2; CT3，CT4）在通过串行数据输入（DI）通过串行Zählweiteneingang（CW）输入值装入计数器由一个（Z K + 1），其一个增加时，在每种情况下的比较器 （CP1; CP2），其串联在两个计数器状态相互比较，每一个都具有多路转换器;由所述比较器（CP1，CP2）两个计数器状态作为输出状态的一个控制（M1 M2）（BK + 1; D K + 1）个开关通过， 和另外两个多路复用器，分别为（M3，M4; M5，M6）具有或者一个串行数据输出的各计数器的（D0）（CT1，CT2，CT3，CT4）或分别分配输入状态（阿克; CK）（在相应的计数器 入侵CT1，CT2，CT3，CT4）。

Circuit arrangement in which each one of k logic cells produces one of k output states from two of k input states. Linking cells in each case contain two counters (CT1, CT2; CT3, CT4) in which a via a serial data input (DI) charged counter by one via a serial Zählweiteneingang (CW) input value (Z _{k + 1)} is increased, in each case a comparator (CP1; CP2), the serially the two counter readings compares with each other, each having a multiplexer (M1; M2) by the comparator (CP1, CP2) controlled one of the two counter states as output state (B _{k + 1;} D _{k + 1} ) switches through, and two further multiplexers (M3, M4; M5, M6) which either a serial data output (D0) of the respective counter (CT1, CT2, CT3, CT4) or the respectively assigned input state (a _k; C _k) barging the respective counter (CT1, CT2, CT3, CT4).