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公开(公告)号：CN112102858B
公开(公告)日：2023-02-03
申请号：CN202010969674.8
申请日：2019-02-27
申请人： 北京时代全芯存储技术股份有限公司
IPC分类号： G11C7/10
摘要： 一种记忆体写入方法，用以产生多个写入位信号，所述多个写入位信号用以写入在多条位线上的多个记忆体单元，其特征在于，记忆体写入方法包含：判断记忆体单元需被写入为写入设定状态或写入重设状态；当记忆体单元需被写入为写入设定状态时，输出电压模式控制信号以及电流模式控制信号至多个写入驱动器，使写入驱动器依据该电压模式控制信号以及电流模式控制信号产生写入位信号；以及当记忆体单元需被写入为写入重设状态时，输出电压模式控制信号，使写入驱动器依据电压模式控制信号产生写入位信号。
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公开(公告)号：CN112292727B
公开(公告)日：2024-05-24
申请号：CN201880083372.1
申请日：2018-06-27
申请人： 北京时代全芯存储技术股份有限公司
发明人： 吴瑞仁
IPC分类号： G11C11/56
摘要： 一种记忆体驱动装置于此揭露。此记忆体驱动装置包含控制电路、参考电压产生电路以及第一开关。控制电路用以依据输入信号产生第一信号。参考电压产生电路包含参考电阻，并用以依据第一信号产生参考信号。第一开关与记忆体电阻相耦接，用以依据第一信号产生驱动信号以设置记忆体电阻的电阻值。当输入信号降低，且记忆体电阻的电阻值大于参考电阻的电阻值时，驱动信号的降低时间大于参考信号的降低时间。
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公开(公告)号：CN109360593B
公开(公告)日：2023-09-22
申请号：CN201811591518.1
申请日：2018-12-25
申请人： 北京时代全芯存储技术股份有限公司
发明人： 吴瑞仁
摘要： 一种感测放大装置包含第一输入端、第二输入端、参考单元、开关单元及感测放大器。第一输入端耦接于第一记忆体单元。第二输入端耦接于第二记忆体单元。参考单元用以提供参考信号。开关单元选择性地耦接于第一输入端、第二输入端及参考单元。感测放大器包含两端点，通过开关单元的切换以使感测放大器的两端点分别耦接于第一输入端及第二输入端，以工作于双记忆体单元模式，或通过开关单元的切换以使感测放大器的两端点其中一者耦接于第一输入端或第二输入端，并使感测放大器的两端点其中另一者耦接于参考单元，以工作于单记忆体单元模式。
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公开(公告)号：CN109473136B
公开(公告)日：2023-08-29
申请号：CN201811583944.0
申请日：2018-12-24
申请人： 北京时代全芯存储技术股份有限公司
IPC分类号： G11C11/407 , G11C11/4074
摘要： 一种记忆体驱动装置，其包含第一开关、电压侦测电路及开关阵列。第一开关具有第一输出端与第一控制端，第一输出端提供输出电压予记忆体单元。电压侦测电路耦接第一输出端，用以侦测输出电压，并依据输出电压产生控制信号，控制信号依输出电压值的变动而即时改变。开关阵列包含多个第二开关，所述多个第二开关耦接于第一控制端，依据控制信号以导通所述多个第二开关的其中至少一者，借以调整第一控制端的电压进而调整输出电压的波形。
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公开(公告)号：CN112703557B
公开(公告)日：2024-05-24
申请号：CN201880083358.1
申请日：2018-06-27
申请人： 北京时代全芯存储技术股份有限公司
发明人： 吴瑞仁
IPC分类号： G11C11/16
摘要： 一种记忆体驱动装置，其包含开关、电压设定电路及偏压控制电路。开关耦接记忆体单元于节点。电压设定电路耦接于开关，并用以于第一期间提供设定信号以开启开关，以产生电流流经开关至记忆体单元。偏压控制电路分别耦接开关与节点，于第二期间内连续侦测节点的电压，并连续地提供偏压信号以控制开关，适应性地调整开关的设定电流的值。组态设置端耦接电压设定电路与偏压控制电路，以控制第一期间与第二期间。
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公开(公告)号：CN109671456B
公开(公告)日：2023-09-22
申请号：CN201811582708.7
申请日：2018-12-24
申请人： 北京时代全芯存储技术股份有限公司
摘要： 一种记忆体装置包含记忆体阵列、位元线驱动电路、字元线驱动电路、读写电路、控制器、参考驱动电路。记忆体阵列包含多个记忆体单元。位元线驱动电路用以解译记忆体位元地址并驱动位元线。字元线驱动电路用以解译记忆体字元地址并驱动字元线。读写电路用以读取、写入或重置记忆体单元。控制器用以切换记忆体阵列工作于单记忆体单元模式或双记忆体单元模式。参考驱动电路用以驱动参考行。参考行包含多个参考单元。参考行与多个参考单元位于记忆体阵列里。本实施可依据需求调整至单记忆体单元模式或双记忆体单元模式。
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公开(公告)号：CN109448771B
公开(公告)日：2023-08-15
申请号：CN201811591546.3
申请日：2018-12-25
申请人： 北京时代全芯存储技术股份有限公司
IPC分类号： G11C13/00
摘要： 一种记忆体装置，包含第一、第二记忆体阵列、第一、第二位元线驱动电路、第一、第二字元线驱动电路、读写电路、控制器以及第一、第二参考驱动电路。第一、第二记忆体阵列包含多个记忆体单元。第一、第二位元线驱动电路用以解译记忆体位元地址并驱动位元线。第一、第二字元线驱动电路用以解译记忆体字元地址并驱动字元线。读写电路用以读取、写入或重置记忆体单元。控制器用以切换第一、第二记忆体阵列工作于单记忆体单元模式或双记忆体单元模式。第一、第二参考驱动电路用以驱动参考行。本实施可依据需求调整至单记忆体单元模式或双记忆体单元模式。
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公开(公告)号：CN112786084B
公开(公告)日：2023-06-23
申请号：CN202110280084.9
申请日：2021-03-16
申请人： 北京时代全芯存储技术股份有限公司
摘要： 一种记忆体装置，包含记忆体组以及控制电路。记忆体组包含多个记忆体库。控制电路耦接于记忆体组，并包含三态逻辑致能电路以及地址解码电路。三态逻辑致能电路用以暂存多个暂存地址信号，依据同步信号以输出多个暂存地址信号，且解码多个暂存地址信号以产生致能信号，并传送致能信号至多个记忆体库中的一者。地址解码电路用以解码多个暂存地址信号以驱动多个记忆体库中的一者。
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