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公开(公告)号：CN117406699A
公开(公告)日：2024-01-16
申请号：CN202311697950.X
申请日：2023-12-12
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: G05B23/02
Abstract: 本发明涉及芯片设计领域，具体公开了一种MCU上电自检电路及芯片、电子设备，其中MCU包括用于给内核供电的第一LDO，上电自检电路包括：第一电压检测电路、上电检测电路、请求电路、延时重启电路和状态控制器，第一电压检测电路分别与第一LDO和上电检测电路相连，请求电路分别与上电检测电路、延时重启电路和状态控制器相连，状态控制器分别与第一LDO、第一电压检测电路、上电检测电路和延时重启电路相连。其中，第一电压检测电路和上电检测电路用于检测第一LDO是否完成上电；状态控制器、控制延时重启电路和请求电路用于控制第一LDO重新上电。该自检电路可实现针对第一LDO的上电检测和自动重启，避免MCU因第一LDO上电异常而整体重启，使MCU的工作效率较高。
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公开(公告)号：CN119582814B
公开(公告)日：2025-05-06
申请号：CN202510143994.0
申请日：2025-02-10
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: H03K5/135 , H03K5/133 , H03K19/173 , H03K19/00
Abstract: 本发明公开了一种时钟控制装置、方法及控制器、系统级芯片，该装置在接收到数字逻辑装置下发的低功耗请求信号时，基于模拟时钟发生装置输入的模拟时钟信号，延迟第一预设时钟停止向数字逻辑装置输入数字时钟信号后，延迟第二预设时钟关闭模拟时钟发生装置输出的模拟时钟信号；在接收到外部唤醒源输入的唤醒输入信号时，延迟第一预设时钟向时钟控制装置中数字时钟门控单元输入高电平的数字时钟门控信号后，延迟第三预设时钟控制模拟时钟发生装置输出模拟时钟信号，数字时钟门控单元基于高电平的数字时钟门控信号和模拟时钟信号向数字逻辑装置输入数字时钟信号。该装置可以完全避免时钟信号开启和关闭时发生的毛刺。
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公开(公告)号：CN117171082B
公开(公告)日：2024-01-26
申请号：CN202311446113.X
申请日：2023-11-02
Applicant: 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
IPC: G06F13/40 , G06F13/42 , G06F11/10 , G06F1/3287
Abstract: 本发明公开了一种低功耗芯片和电子设备，低功耗芯片，包括：设置在电源可关断域的多个功能逻辑模块、多个串行移位输入输出逻辑电路、测试控制模块，设置在电源常开域的保持存储器、数据校验模块和低功耗控制电路，低功耗控制电路被配置为在芯片进入低功耗保持状态的情况下，控制数据校验模块与测试控制模块之间的第一数据传输通道打通，以便测试控制模块将状态数据整合后，再通过第一数据传输通道将整合后的状态数据发送给数据校验模块，数据校验模块被配置为对整合后的状态数据进行校验，以生成校验码，并将整合后的状态数据和校验码发送给保持存储器进行存储。该芯片能够大大缩短进入低功耗保持状态的时间，并能够提高芯片的可靠性。
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公开(公告)号：CN115840499B
公开(公告)日：2023-05-26
申请号：CN202310117226.9
申请日：2023-02-15
Applicant: 天津智芯半导体科技有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 合肥智芯半导体有限公司
IPC: G06F1/324 , G06F1/3234 , G06F1/3293 , G06F1/3296 , G06F1/12
Abstract: 本发明公开了一种电源管理系统和芯片设备，系统包括：中央处理器、电源管理单元、系统时钟和稳定器；系统时钟与中央处理器、电源管理单元连接，以给中央处理器、电源管理单元提供时钟信号；电源管理单元与中央处理器、稳定器连接，用于在接收到中央处理器发送的睡眠模式请求后，输出第一时钟模式选择信号至系统时钟，以使系统时钟进入低频低功耗模式，并输出第一电位选择信号至稳定器，以使稳定器进行降压调整，以及在降压完成后输出第一组合时钟使能信号至系统时钟，以关闭系统时钟。该系统在睡眠模式下，可进一步调整稳定器的电压来降低功耗，且可通过硬件控制默认的系统启动时钟，不需要额外的低频时钟实现数字控制，硬件占用面积小，成本低。
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公开(公告)号：CN117406699B
公开(公告)日：2024-04-02
申请号：CN202311697950.X
申请日：2023-12-12
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: G05B23/02
Abstract: 本发明涉及芯片设计领域，具体公开了一种MCU上电自检电路及芯片、电子设备，其中MCU包括用于给内核供电的第一LDO，上电自检电路包括：第一电压检测电路、上电检测电路、请求电路、延时重启电路和状态控制器，第一电压检测电路分别与第一LDO和上电检测电路相连，请求电路分别与上电检测电路、延时重启电路和状态控制器相连，状态控制器分别与第一LDO、第一电压检测电路、上电检测电路和延时重启电路相连。其中，第一电压检测电路和上电检测电路用于检测第一LDO是否完成上电；状态控制器、控制延时重启电路和请求电路用于控制第一LDO重新上电。该自检电路可实现针对第一LDO的上电检测和自动重启，避免MCU因第一LDO上电异常而整体重启，使MCU的工作效率较高。
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Patent Agency Ranking
公开(公告)号：CN117520262B
公开(公告)日：2024-03-19
申请号：CN202410018182.9
申请日：2024-01-05
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: G06F15/78
Abstract: 本发明公开了一种JTAG接口解耦控制模块、方法和系统，所述JTAG接口解耦控制模块包括：控制参数加载单元、移位数据寄存器、测试时钟计数器、计数溢出判别单元、捕获控制字寄存器和控制字判别单元，其中，控制字判别单元用于对所述耦合控制字与所述预设耦合控制字进行比较，输出JTAG接口耦合信号；控制单元用于根据所述JTAG解耦激活和所述JTAG接口耦合信号，输出JTAG接口解耦使能信号和功能模块接口解耦使能信号。采用该方法能够通过硬件的数字逻辑设计，实现JTAG接口和功能模块的接口在不同应用阶段下的动态切换。
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公开(公告)号：CN116930723A
公开(公告)日：2023-10-24
申请号：CN202311187533.0
申请日：2023-09-14
Applicant: 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
IPC: G01R31/28
Abstract: 本发明公开了一种芯片及其测试电路，其中，芯片包括电压常开区域和电压可关断区域，测试电路包括：第一供电单元，第一供电单元适于连接芯片的系统电源，以给电压可关断区域供电，其中，系统电源还适于给电压常开区域供电；位于电压常开区域的第一测试单元，第一测试单元被配置为在芯片需进入测试模式的情况下，控制第一供电单元停止工作，以便外部PMIC电源给电压可关断区域供电。该测试电路在芯片需要进入测试模式时，控制内部的第一供电单元停止供电，然后外部PMIC电源才给电压可关断区域供电，避免了内部电源和外部PMIC电源同时驱动对拉的情况发生，从而避免对芯片内部造成损害。
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公开(公告)号：CN112016257A
公开(公告)日：2020-12-01
申请号：CN202010857796.8
申请日：2020-08-24
Applicant: 苏州萨沙迈半导体有限公司
IPC: G06F30/32 , G06F11/10 , G06F115/02
Abstract: 本发明公开了一种使用ECC冗余信息位对数据RAM存储空间的动态扩容系统，包括地址总线控制器、ECC编码器、数据写对齐控制器、RAM、ECC编码存储RAM、ECC检纠错单元、数据读对齐控制器、读总线MUX以及ECC开/关控制器；所述地址总线控制器连接有地址总线、8/16/32位访问信号线和总线读写信号线，本发明的有益效果为：1、不需要更改硬件设计，通过软件方式即可关闭ECC功能以扩展数据RAM的存储空间；2、纯数字逻辑设计，硬件开销很小；3、以采用32位数据位+20位ECC冗余位的硬件设计为例，1024字节的数据存储RAM需要额外640字节的ECC编码存储RAM。如果把ECC编码存储RAM扩展成数据存储空间，那么原有的1024字节将变为1664字节，数据存储容量扩展了60％多。
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公开(公告)号：CN119582814A
公开(公告)日：2025-03-07
申请号：CN202510143994.0
申请日：2025-02-10
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: H03K5/135 , H03K5/133 , H03K19/173 , H03K19/00
Abstract: 本发明公开了一种时钟控制装置、方法及控制器、系统级芯片，该装置在接收到数字逻辑装置下发的低功耗请求信号时，基于模拟时钟发生装置输入的模拟时钟信号，延迟第一预设时钟停止向数字逻辑装置输入数字时钟信号后，延迟第二预设时钟关闭模拟时钟发生装置输出的模拟时钟信号；在接收到外部唤醒源输入的唤醒输入信号时，延迟第一预设时钟向时钟控制装置中数字时钟门控单元输入高电平的数字时钟门控信号后，延迟第三预设时钟控制模拟时钟发生装置输出模拟时钟信号，数字时钟门控单元基于高电平的数字时钟门控信号和模拟时钟信号向数字逻辑装置输入数字时钟信号。该装置可以完全避免时钟信号开启和关闭时发生的毛刺。
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公开(公告)号：CN114550807B
公开(公告)日：2024-09-24
申请号：CN202210021947.5
申请日：2022-01-10
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司
Abstract: 本发明公开了一种存储器的自修复电路、芯片。其中，电路包括：通过测试总线与N个存储器连接以检测得到故障存储器的故障信息的内建自测试状态机，N为大于1的整数；内建自修复模块具有与存储器一一对应的第一、二修复信号输出端，以根据故障信息生成第一修复信号，以及在故障存储器的缺陷个数小于等于1时生成对应的第二修复信号，并通过对应的第一、二修复信号输出端输出第一、二修复信号；锁存器模块具有与上述第一、二修复信号输出端分别对应连接的N个第一、二修复信号输入端及与存储器一一对应连接的目标修复信号输出端，用于在测试功能模式下，在接收到第二修复信号时对相应的第一修复信号进行锁存，并生成相应的目标修复信号以进行修复。
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