一种水平接地极冲击阻抗畸变率评测系统及方法

    公开(公告)号:CN112505423B

    公开(公告)日:2022-01-21

    申请号:CN202011374232.5

    申请日:2020-11-30

    IPC分类号: G01R27/20

    摘要: 本发明提供一种水平接地极冲击阻抗畸变率评测系统及方法,所述系统包括上位机、通信模块、分析控制模块、冲击电压发生模块、电压传感器和电源模块;上位机发出触发信号,经通信模块和分析控制模块传递至冲击电压发生模块,冲击电压发生模块向杆塔顶端发出冲击电压;电压传感器采集折反射电压,并传递至分析控制模块;分析控制模块计算水平接地极的冲击阻抗和冲击阻抗畸变因数,并发送至上位机;上位机依据冲击阻抗畸变因数对水平接地极进行评测。所述方法是通过冲击电压发生模块向杆塔顶端发出冲击电压Ui,电压传感器采集折反射电压Uo,分析控制模块计算水平接地极的冲击阻抗Zm和冲击阻抗畸变因数η,上位机依据η对杆塔水平接地极进行评测。

    消除低概率信号的芯片硬件木马设计方法及木马生成平台

    公开(公告)号:CN111950038B

    公开(公告)日:2021-05-18

    申请号:CN202010805080.3

    申请日:2020-08-12

    IPC分类号: G06F21/72

    摘要: 本发明公开了一种消除低概率信号的芯片硬件木马设计方法及木马生成平台,方法包括以下步骤:S1:根据攻击目的选取被攻击的信号fn;S2:选取子触发信号组Cm1Cm2…Cmk,由于本发明不需要低可测信号或者低概率触发信号,所述子触发信号为任意信号;S3:利用和之积POS或积之和SOP的生成算法生成随机木马电路结构;S4:结合被攻击信号fn和S3中生成的随机木马电路结构生成木马电路,将该木马电路插入原始设计;S5:评估木马电路在整个设计中的隐蔽性和操控难度;S6:判断隐蔽性和可操控性是否满足要求,不满足,则回退至步骤S2,满足,则进入步骤S7;S7:输出包含木马电路的最终设计。本发明生成的木马具有极低的激活概率,因而不容易被检测到。

    一种支持多核系统异常处理的存储控制器

    公开(公告)号:CN112199230A

    公开(公告)日:2021-01-08

    申请号:CN202011119317.9

    申请日:2020-10-19

    IPC分类号: G06F11/07

    摘要: 本发明公开一种支持多核系统异常处理的存储控制器,包括多端口接口模块、端口仲裁器、命令调度模块和异常处理控制单元,其中,所述多端口接口模块的输入端分别与多个核电连接,所述多端口接口模块的输出端与所述端口仲裁器的输入端电连接,所述端口仲裁器的输出端与所述命令调度模块的输入端电连接,所述命令调度模块的输出端与存储器电连接,所述异常处理控制单元分别与多个核、多端口接口模块、端口仲裁器和命令调度模块电连接,所述异常处理控制单元对多端口接口模块、端口仲裁器和命令调度模块进行控制重启。本发明保证了异常核在重启后不会再从总线上接收到过期的反馈信息,加速了系统对异常核的重启过程,增强了系统的稳定性。

    一种保护装置采样容错重组方法和系统

    公开(公告)号:CN112117737A

    公开(公告)日:2020-12-22

    申请号:CN202011074494.X

    申请日:2020-10-09

    IPC分类号: H02H1/00

    摘要: 本发明公开了一种保护装置采样容错重组方法,包括以下步骤:S1:设置FPGA至保护装置中,所述FPGA分别采集保护装置中AD采样芯片的输入和输出;S2:所述FPGA将采集的信号发送给CPU;S3:CPU判断所述AD采样芯片是否处于正常工作状态;S4:若是,则FPGA加载第一FPGA代码,由所述AD采样芯片完成AD采样;若不是,则FPGA加载第二FPGA代码,FPGA重组,由重组后FPGA完成AD采样。本发明通过当AD采样芯片出现硬件故障,FPGA通过重新启动和加载,把之前的部分优先级不高的资源释放,腾出来的资源用于实现AD采样功能,从而提高保护装置的采样的冗余性和可靠性,从而保障了变电站、发电厂、高低压配电及厂用电系统的安全生产和运行安全。

    基于差分放大可控性的系统芯片硬件木马检测方法和系统

    公开(公告)号:CN111488629B

    公开(公告)日:2020-12-15

    申请号:CN202010600661.3

    申请日:2020-06-29

    IPC分类号: G06F21/76 G06K9/62

    摘要: 本发明公开了一种基于差分放大可控性的系统芯片硬件木马检测方法和系统,检测方法包括以下步骤:S1:获取待测电路的门级网表;S2:获取待测电路信号组合可控性;S3:将组合可控性大于阈值的信号归为木马信号;S4:计算剩余信号的差分放大可控性;S5:对剩余信号的差分放大可控性进行kmeans聚类;S6:将kmeans聚类结果分为正常信号和木马信号输出。本发明对门级网表进行分析,理论上能检测芯片制造前的插入的所有木马;本发明对电路中信号的组合可控性进行分析,计算利用差分放大的可控性,既能体现信号的可测试性,也能反映信号的静态翻转概率,能更好的体现木马的隐蔽性特征,具有较好的检测效果。

    基于差分放大可控性的系统芯片硬件木马检测方法和系统

    公开(公告)号:CN111488629A

    公开(公告)日:2020-08-04

    申请号:CN202010600661.3

    申请日:2020-06-29

    IPC分类号: G06F21/76 G06K9/62

    摘要: 本发明公开了一种基于差分放大可控性的系统芯片硬件木马检测方法和系统,检测方法包括以下步骤:S1:获取待测电路的门级网表;S2:获取待测电路信号组合可控性;S3:将组合可控性大于阈值的信号归为木马信号;S4:计算剩余信号的差分放大可控性;S5:对剩余信号的差分放大可控性进行kmeans聚类;S6:将kmeans聚类结果分为正常信号和木马信号输出。本发明对门级网表进行分析,理论上能检测芯片制造前的插入的所有木马;本发明对电路中信号的组合可控性进行分析,计算利用差分放大的可控性,既能体现信号的可测试性,也能反映信号的静态翻转概率,能更好的体现木马的隐蔽性特征,具有较好的检测效果。