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公开(公告)号：CN102707925A
公开(公告)日：2012-10-03
申请号：CN201210118923.8
申请日：2012-04-21
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F7/76
摘要： 本发明公开了一种位域操作电路及位域操作方法，所述位域操作电路具有根据原始数据0产生第一中间数据的第一移位器，根据源寄存器Rm中源操作数A产生第二中间数据的第二移位器，根据第一和第二中间数据产生第数三中间数据的第一逻辑与电路，根据第三中间数据产生第四中间数据的第三移位器，根据原始数据0Xffffffff产生第五中间数据的第四移位器，根据第五中间数据产生第六中间数据的第五移位器，根据目的寄存器Rs中目的操作数B与第六中间数据产生第七中间数据的第二逻辑与电路，根据第七中间数据与第四中间数据产生第八中间数据的逻辑或电路，根据第八中间数据与第四中间数据产生最终结果C的选择器。实现了位域操作非放置区的位域操作数既能保持原值也能清零的操作目的。
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公开(公告)号：CN104407837B
公开(公告)日：2017-09-19
申请号：CN201410781737.1
申请日：2014-12-16
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F7/52
摘要： 本发明公开了一种实现伽罗瓦域乘法的装置及其应用方法。该装置包括都采用选择器、乘法器、异或电路组成的选择前段模块、选择组件模块和选择后段模块。因此，本发明电路简洁鲜明、方便管理和优化，降低硬件实现以及电路开发的复杂性，达到了无需额外复杂电路同时提高性能的目的，同时减少存储消耗，在增加了处理效率同时降低了处理时间，减少了操作次数。选择前段模块包括选择器、乘法器和异或电路，根据被乘数、选择乘数、伽罗瓦系数得选择前段输出。选择组件模块包括选择器、乘法器和异或电路，根据选择前段输出、乘数、伽罗瓦系数得选择组件输出。选择后段模块包括选择器和异或电路，根据选择组件输出、乘数得伽罗瓦域乘的输出结果。
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公开(公告)号：CN104572519B
公开(公告)日：2017-06-27
申请号：CN201410801564.5
申请日：2014-12-22
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本发明涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本发明还公开了一种用于多处理器的多端口访存控制器的控制方法。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
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公开(公告)号：CN102707925B
公开(公告)日：2015-07-15
申请号：CN201210118923.8
申请日：2012-04-21
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F7/76
摘要： 本发明公开了一种位域操作电路及位域操作方法，所述位域操作电路具有根据原始数据0产生第一中间数据的第一移位器，根据源寄存器Rm中源操作数A产生第二中间数据的第二移位器，根据第一和第二中间数据产生第数三中间数据的第一逻辑与电路，根据第三中间数据产生第四中间数据的第三移位器，根据原始数据0Xffffffff产生第五中间数据的第四移位器，根据第五中间数据产生第六中间数据的第五移位器，根据目的寄存器Rs中目的操作数B与第六中间数据产生第七中间数据的第二逻辑与电路，根据第七中间数据与第四中间数据产生第八中间数据的逻辑或电路，根据第八中间数据与第四中间数据产生最终结果C的选择器。实现了位域操作非放置区的位域操作数既能保持原值也能清零的操作目的。
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公开(公告)号：CN101937409B
公开(公告)日：2012-06-27
申请号：CN201010273958.X
申请日：2010-09-02
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F13/28
摘要： 本发明公开了一种分时复用存储器直接访问控制器，其包括：多个以统一规模的数据片为单位的外设访问通道，用于连接外设接口和宽带存储总线；分时复用多路器，用于在不同的时间片将不同的外设访问通道与宽带存储总线连接；控制模块，包括一组控制寄存器及控制信号产生逻辑电路，以便配置端口，用于输入控制寄存器的编号和控制数据，并对各个控制寄存器进行配置，控制信号产生逻辑电路根据控制寄存器的值产生时序控制信号，控制外设访问通道和分时复用多路器。将每个外设的DMA操作以统一规模的数据片为单位来进行，在不同的时隙传输属于不同外设通道的数据片，通过分时复用，提高了DMA的吞吐率。
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公开(公告)号：CN202075727U
公开(公告)日：2011-12-14
申请号：CN201120052763.2
申请日：2011-03-02
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F7/544
摘要： 包含超越函数计算的处理器实现装置，属数字信号处理器技术领域。其目的是提供一种能够快速实现定点反正切、浮点倒数、浮点自然对数和浮点开方计算的硬件。该硬件电路依次由地址发生器和第一数据寄存器构成的取数级，由tab0、tab1、两个乘加模块和第二数据寄存器构成的执行级，以及由截位模块和标志生成模块构成的写回级组成三级流水的架构；取数级用于产生查表所需的地址，并将执行级和写回级所需的控制信号、变换后的输入数据以及地址信号寄存送到执行级计算；执行级用于完成定点反正切、浮点倒数、浮点自然对数和浮点开方的运算；写回级用于标志的生成以及运算结果的截位输出。
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公开(公告)号：CN204390229U
公开(公告)日：2015-06-10
申请号：CN201420817545.7
申请日：2014-12-22
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本实用新型涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本实用新型为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
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公开(公告)号：CN204347818U
公开(公告)日：2015-05-20
申请号：CN201420870351.3
申请日：2014-12-31
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F9/30
摘要： 本实用新型公开了一种寄存器堆分页式扩展装置，其包括分页式机器码识别模块、分页式标志信息分配模块、译码器模块、分页式控制信息集成模块、分页式通用寄存器堆模块。分页式机器码识别模块的输入端接收指令流而输出端经由分页式标志信息分配模块与译码器模块的输入端连接。译码器模块的其中一个输出端与外部运算部件及数据传输通道的控制端连接，外部运算部件及数据传输通道还与每个通用寄存器堆之间往返信息传输，译码器模块的其中另一个输出端与该分页式控制信息集成模块的输入端连接。分页式控制信息集成模块的输出端与每个通用寄存器堆的输入端连接，分页式控制信息集成模块的使能端还选择连接其中一个通用寄存器堆的控制端。
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