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公开(公告)号：CN116090531A
公开(公告)日：2023-05-09
申请号：CN202310072085.3
申请日：2023-01-13
Applicant: 中国科学院计算技术研究所
IPC: G06N3/067 , G06N3/0464
Abstract: 本发明提供了一种能对非极大值抑制处理加速的神经网络加速器，所述加速器包括非极大值抑制模块，其中，所述非极大值抑制模块包括：候选边框输入单元，其用于在每种预测类别下按类别置信度由高到低的顺序输入需要进行非极大值抑制处理的候选的边框；边框存储单元，其用于存储候选边框单元输入的首个边框以及新目标的边框；边框交并比运算单元，其用于进行交并比运算以得到交并比值；交并比对比单元，其用于将边框交并比运算单元获得的交并比值与预设的交并比阈值进行对比以确定当前输入的边框是否为新目标的边框；边框处理单元，其用于将新目标的边框作为满足预定要求的边框存入边框存储单元，并通知候选边框输入单元输入下一个候选的边框。
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公开(公告)号：CN112132272A
公开(公告)日：2020-12-25
申请号：CN202010999082.0
申请日：2020-09-22
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供了一种神经网络的计算装置、处理器和电子设备，其中，计算装置包括：逻辑运算电路和通路选择模块；所述通路选择模块，用于根据接收的神经网络中的计算元素所占用的位宽控制所述逻辑运算电路包括的多个计算电路中的一个计算电路导通；所述逻辑运算电路，用于基于所述导通的计算电路对所述计算元素进行运算，获得所述计算元素对应的计算结果。通过根据计算元素占用的位宽不同，控制逻辑运算电路导通不同的计算电路，实现可对不同位宽的计算元素进行计算，应用到神经网络的计算中，可实现对二值神经网络和三值神经网络的计算，实现了对二值神经网络和三值神经网络的运算加速。
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公开(公告)号：CN119849422A
公开(公告)日：2025-04-18
申请号：CN202411879483.7
申请日：2024-12-19
Applicant: 中国科学院计算技术研究所
IPC: G06F30/394
Abstract: 本发明提供了一种用于设计芯粒系统的基板布局的方法，包括：获取待布局的各个芯粒的尺寸、基板可布局区域的尺寸、每个芯粒上的各个引脚和基板上的各个端口构成的接口集合、接口集合中各个接口的连接关系以及各个引脚在芯粒上的位置，用于初始化基板布局并以最小化布线的总线长为优化目标进行布局调整，得到第一布局结果；以最小化布局密度和接口间布线的总线长的加权和为优化目标，对第一布局结果进行全局布局优化，得到第二布局结果；对第二布局结果进行调整，使布局符合芯粒间的布局合理性约束，得到第三布局结果，其中，第一至第三布局结果中的每个布局结果包括设于基板的可布局区域内的各个芯粒的布设位置以及各个端口的布设位置。
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公开(公告)号：CN118246509A
公开(公告)日：2024-06-25
申请号：CN202410385647.4
申请日：2024-04-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种计算模块，包括一个多路分配器、一个与门和一个移位寄存器；其中所述多路分配器用于选择并传输1比特至与门的一个输入端，所述与门将从多路分配器接收到的比特值与待计算数据的一个比特值进行乘法运算，所述移位寄存器对获得的运算结果执行位移。本发明提供了一个对数据可实现比特级调整的神经网络处理单元，细粒度的调整计算位宽与传输模式，使包含该处理单元的处理器可在神经网络不同层采用不同的数据精度参与计算，在保证计算精度的前提下，提高了处理速度，减少了片上存储量，降低了能量损耗。
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公开(公告)号：CN118019356A
公开(公告)日：2024-05-10
申请号：CN202311628133.9
申请日：2023-11-30
Applicant: 中国科学院计算技术研究所
IPC: H10B80/00 , H01L25/065 , H01L23/538 , H01L21/60 , H01L21/50
Abstract: 本发明提出一种芯片、芯片制备方法，该芯片包含：一基板，由拼接分布的多个DRAM模块构成，每一所述DRAM模块为单层或多层DRAM；多个逻辑模块，每一所述所述DRAM模块配置至少一所述逻辑模块，放置于所述DRAM基板上层。本发明将多个DRAM模块拼接直接作为逻辑模块互联的基板，能够充分利用DRAM模块本身易实现的多层结构实现逻辑模块高密度、低延时互联。
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Patent Agency Ranking
公开(公告)号：CN116804977A
公开(公告)日：2023-09-26
申请号：CN202310657156.6
申请日：2023-06-05
Applicant: 之江实验室 , 中国科学院计算技术研究所
IPC: G06F15/163
Abstract: 本申请涉及一种片间数据传输系统及片间数据传输方法，该系统包括路由模块、流量控制电路和片间通道模块，所述路由模块包括发送路由和接收路由，所述流量控制电路分别与所述发送路由、所述接收路由连接，所述片间通道模块与所述流量控制电路连接；所述片间通道模块用于接收所述发送路由发送的数据段并转发至片外，以及接收所述片外的数据段并转发至所述接收路由；所述流量控制电路用于缓存所述数据段，并根据信用阈值控制所述接收路由接收的数据段的数量，保证了缓存空间的剩余可缓存数据段的数量及时被上游发送方所知，解决了相关技术中存在的流量控制机制对数据传输的控制不精确，导致丢失数据分组的问题。
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公开(公告)号：CN110147879A
公开(公告)日：2019-08-20
申请号：CN201910264756.X
申请日：2019-04-03
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063 , G06F16/245
Abstract: 本发明提供一种用于神经网络处理器的激活装置及处理器。所述激活装置，包括：存储有自变量值与一种激活函数类型的函数值之间的对应关系的查找表单元、激活控制单元、查找预处理单元、查找后处理单元，其中，所述激活控制单元，用于根据当前选择的激活函数类型，产生针对查找表预处理单元、查找后处理单元的控制信号；所述查找预处理单元，用于根据所述控制信号以及待激活的神经元值x，得到待查值；所述查找表单元，用于从其存储的自变量与其激活函数值之间的对应关系中找到与所述待查值匹配的函数值，以作为查找值；所述查找后处理单元，用于根据所述控制信号以及所述查找值，得到对所述待激活的神经元值x的激活结果。
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公开(公告)号：CN118586345A
公开(公告)日：2024-09-03
申请号：CN202410628587.4
申请日：2024-05-21
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/398
Abstract: 提供一种芯片系统，由多个芯粒互联构成，其中，每个芯粒包括一个芯粒间路由模块，每个芯粒与相邻芯粒通过各自的所述芯粒间路由模块连接通信；所述芯粒间路由模块包括：与第一方向相对应的第一端口，与第二方向相对应的第二端口，与第三方向相对应的第三端口以及与第四方向相对应的第四端口，其中所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向相反，所述第四方向与所述第二方向相反；其中，所述芯粒间路由模块包括寄存器配置模块，用于动态配置数据路由方式和数据传输路径。
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公开(公告)号：CN118446265A
公开(公告)日：2024-08-06
申请号：CN202410526918.3
申请日：2024-04-29
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供一种神经网络加速器的设计方法以及装置，所述方法包括：根据硬件模板和硬件设计约束生成硬件设计空间，该硬件设计空间包括多个硬件设计实例；其中，每个硬件设计实例包括用于处理不同的数据流的多个子加速器，每个子加速器由多个芯粒构成；以及针对硬件设计实例：根据确定输入的任务负载模型中每个算子在该硬件设计实例的单个子加速器上的最优调度策略；根据所述最优调度策略和所述任务负载模型，确定将任务负载模型中各个算子映射至该硬件设计实例的各子加速器的最优映射策略；评估各个硬件设计实例对应的最优调度策略和最优映射策略的性能代价，从中选出最优的硬件设计实例。本发明可以改善神经网络加速器的硬件设计效率。
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公开(公告)号：CN117313811A
公开(公告)日：2023-12-29
申请号：CN202311271368.7
申请日：2023-09-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种用于图像处理的神经网络加速器装置，所述装置包括：乘累加运算模块，其配置有多个矩阵运算单元，用于进行连续乘累加运算；数据存储模块，其被配置为多级存储结构，用于对数据进行分层多级存储并进行数据共享；数据管理模块，用于进行运算数据的调用与存储空间的分配；通用处理器，用于进行外参矩阵求解运算；辅助运算模块，用于进行乘累加运算、外参矩阵求解运算以外的其他不能分解的运算。本发明将特征点匹配、深度预测以及深度融合三个运算载荷大的运算主体分配给三个矩阵运算单元，并对运算时间、算子比例进行合理分配，可使各单元运算互不干扰，达到三级流水线的并行处理效果，提升加速器针对图像处理的高效性与兼容性。
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