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公开(公告)号：CN115985380A
公开(公告)日：2023-04-18
申请号：CN202310261551.2
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于数字电路控制的FeFET阵列数据校验方法，该方法通过构建m*n个铁电晶体管FeFET组成的存储阵列及其外围电路铁电晶体管FeFET阵列，再根据权重数据存储缓存中的数据设计出校验码编码规则，然后利用数字电路完成校验码的生成及读写控制；实现计算前校验及测试阶段校验两种校验方式，以达到计算前快速校验及坏点确定的目标。本发明能够有效地降低存储在FeFET阵列中数据校验过程的数据读取时间、功耗和数据，将FeFET阵列存内计算的特性发挥出来。
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公开(公告)号：CN115035128B
公开(公告)日：2022-11-08
申请号：CN202210953652.1
申请日：2022-08-10
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。
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公开(公告)号：CN117037871A
公开(公告)日：2023-11-10
申请号：CN202311298426.5
申请日：2023-10-09
Applicant: 之江实验室
IPC: G11C11/22
Abstract: 本申请涉及一种存内计算结果的读出电路、读出方法及存储器，该电路包括依次连接的钳位电路、电流镜电路、放大电路以及模数转换电路，钳位电路、电流镜电路与铁电存储阵列的位线连接，模数转换电路与控制器连接；钳位电路用于将位线的电压锁定为预设电压；电流镜电路用于基于预设电压对位线的电流进行采样，并转换为对应的采样电压；放大电路用于放大采样电压；模数转换电路用于将放大处理后的采样电压进行模数转换，得到转换电压并发送至控制器，控制器基于转换电压得到对应的存内计算结果，解决了相关技术中存在的通过读取铁电存储阵列的源线电流得到存内计算结果准确度较低的问题。
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公开(公告)号：CN116680510A
公开(公告)日：2023-09-01
申请号：CN202310519879.X
申请日：2023-05-10
Applicant: 之江实验室
IPC: G06F17/16
Abstract: 本发明公开了一种基于FPGA的对称矩阵脉动阵列LDL分解器，该分解器通过以下方法获取：首先基于LDL分解的基本分解公式进行分解，以获取对角矩阵对应的对角向量D、下三角矩阵L和三个中间变量；然后将脉动阵列设计成三维阵列的形式，输入对称矩阵，以获取脉动阵列运行时的顺序结构；再对脉动阵列中的所有节点进行模块化设计，以获取基础模块，其中边界节点的输入单独设计；最后按照脉动阵列运行时的顺序结构对基础模块进行调用与连接，以构建LDL分解器。本发明通过五种基础模块实现一个可扩展的LDL分解器，能够逐列以并行流水线形式完成对称矩阵的连续输入输出，同时可以根据使用要求修改对称矩阵的尺寸以适用不同的应用环境。
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公开(公告)号：CN116456093A
公开(公告)日：2023-07-18
申请号：CN202310364151.4
申请日：2023-03-31
Applicant: 之江实验室
IPC: H04N19/149
Abstract: 本发明公开了一种基于Zynq的图像帧率可控模拟器和方法，所述模拟器包括存储器、Zynq芯片和内存；所述Zynq芯片包括PS和PL；所述存储器，用来为PS提供图像数据；所述PS，用来读取存储器中的图像数据，并将所述图像数据存储在内存中；所述PL，用来控制图像的帧率，根据所需帧率，将内存中的数据进行读取以及输出。本发明采用zynq芯片，zynq芯片内部集成了cpu和FPGA，减少片外互联之间的链路不稳定性，更具有可靠性，更加小型化，轻量化，便于携带，降低开发难度，增加了扩展数据库的功能。
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Patent Agency Ranking
公开(公告)号：CN115033843A
公开(公告)日：2022-09-09
申请号：CN202210948609.6
申请日：2022-08-09
Applicant: 之江实验室
Abstract: 本发明公开一种基于三角脉动阵列的协方差矩阵计算的电路实现方法，该方法对协方差计算公式执行转换处理，使之适于数字电路并行计算；根据三角脉动阵列尺寸，对待求协方差矩阵进行分块，从而定制行—列“Z”型交织寻址方式的数据结构，为三角脉动阵列并发同步提供操作数输入；脉动阵列为三角形结构，包含对角线处理单元和内部普通处理单元，对角线处理单元包含列向量乘累加与列向量求和功能且有三种工作模式，内部普通处理单元不含列向量求和功能，所有处理单元在同一时钟下以脉动方式并行流水线工作。本发明适合于各种尺寸规模的协方差矩阵计算，尤其是基于数字电路方式实现的协方差矩阵计算。
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公开(公告)号：CN116863490B
公开(公告)日：2023-12-12
申请号：CN202311130216.5
申请日：2023-09-04
Applicant: 之江实验室
IPC: G06V30/226 , G06V30/162 , G06V10/82 , G06N3/063 , G06N3/048 , G06N3/047
Abstract: 获取识别结果。本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、(56)对比文件Soyed Tuhin Ahmed , Kamal Danouchi ,Christopher Münch , Guillaume Prenat ,Lorena Anghel, Senior Member, IEEE, andMehdi B. Tahoori.Dropout-Based BayesianBinary Neural Networks With SpintronicImplementation.IEEE JOURNAL ON EMERGINGAND SELECTED TOPICS IN CIRCUITS ANDSYSTEMS.2023,第13卷(第1期),全文.Tang Hu , Xiangdi Li, Xiao Yu,Songnan Ren, Li Yan, Xuyang Bai, ZhiweiXu , Senior Member, IEEE, and ShiqiangZhu.A Novel Fully Hardware-ImplementedSVD Solver Based on Ultra-Parallel BCVJacobi Algorithm.IEEE TRANSACTIONS ONCIRCUITS AND SYSTEMS.2022,第69卷(第12期),全文.王昆;周骅.深度学习中的卷积神经网络系统设计及硬件实现.电子技术应用.2018,(05),全文.
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公开(公告)号：CN116342394B
公开(公告)日：2023-08-18
申请号：CN202310618823.X
申请日：2023-05-30
Applicant: 之江实验室
IPC: G06T3/40
Abstract: 本发明公开了一种基于FPGA的实时图像去马赛克方法、装置和介质，该方法基于FPGA实现RAW域到RGB域的实时性转换，首先确定RAW域图像排列模式、图像分辨率大小、量化位宽、每个时钟输入像素点数和每个时钟输出像素点数；然后确定不同分量的插值模板；其次根据插值模板对图像进行行列流水线缓存获取待插值矩阵；再根据插值模板和待插值矩阵计算目标像素点缺失的通道分量；最后对插值结果进行转换处理输出。本发明采用流水线设计，处理延迟低，可利用像素间的相关信息提高插值质量，计算复杂度低，计算灵活，可灵活适配不同分辨率、不同量化位宽、不同RAW域排列模式、不同每个时钟输入像素点数和每个时钟输出像素点数的情况。
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公开(公告)号：CN116382617A
公开(公告)日：2023-07-04
申请号：CN202310669739.0
申请日：2023-06-07
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的带并行排序功能的奇异值分解加速器，包含外部DDR存储器、AXI接口、k份单边雅克比正交变换电路，2k份内部BRAM存储；k份单边雅克比正交变换计算电路并行生成范数α与β，并根据两者大小关系对旋转矩阵J进行分类处理，按轮询调度机制状态机执行第1轮到第k轮的单边雅克比计算，在第k+1轮到第n‑1轮时，除最后一对列向量范数α与β保持前述规则，其余列向量对范数值进行对调交换，且旋转矩阵J以其转置矩阵JT代替，经反复迭代直至收敛。本发明可实现奇异值分解过程对奇异值排序同步完成，消除单独排序处理所需的耗时，节省专门用于处理排序功能实现的硬件资源开销，显著提高硬件加速效果。
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公开(公告)号：CN116112785A
公开(公告)日：2023-05-12
申请号：CN202310169202.8
申请日：2023-02-27
Applicant: 之江实验室
IPC: H04N23/617 , H04N23/73
Abstract: 本发明公开一种基于FPGA的图像传感器帧率控制系统及控制方法，系统包含图像传感器和FPGA芯片；FPGA芯片包括曝光时间设置模块、帧率计算和控制模块。该方法包含如下步骤：在FPGA内部设置目标帧率，通过目标帧率计算出产生一张目标图像所需要的时间；根据FPGA提供给传感器的实际时钟频率，计算实际产生一张图像所需要的时间；在FPGA内部设定曝光时间；将曝光时间和实际产生一张图片的时间相加与目标时间做对比，如果目标时间大于上述的相加和，可以直接进行图像输出，如果目标时间小于上述描述的相加和，通过调整传感器的ROI区域来降低实际产生图片的时长，以满足目标时间。本发明能够更加灵活的控制图像帧率，大大方便了该图像传感器在不同帧率场景下的使用。
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