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公开(公告)号：CN109802687A
公开(公告)日：2019-05-24
申请号：CN201811592741.8
申请日：2018-12-25
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 一种基于FPGA的QC-LDPC码的高速码率兼容LDPC编码器，通过控制模块将输入信息序列的每个信息子块的分量的列向量送至校验位计算模块；将信息子块的分量的列向量通过延迟模块进行时间延迟后送至选择移位输出模块；移位操作模块，根据编码器的码率rate，确定循环移位寄存器的移位方法，并送至循环移位寄存器；根据确定循环移位寄存器的移位方法，对循环子矩阵Bi,j的首行数据bi,j(0)进行移位操作,根据移位操作后的结果与输入信息比特序列的逐信息比特，计算得到校验向量，将校验向量送至选择移位输出模块；选择移位输出模块，在不同时间输出校验向量和信息子块的分量的列向量，本发明的高速码率兼容编码器架构，不同码率之间可以最大程度地实现资源共享。
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公开(公告)号：CN105024704B
公开(公告)日：2018-04-10
申请号：CN201510422679.8
申请日：2015-07-17
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 一种低复杂度的列分层LDPC译码器实现方法，该方法在常规的LDPC分层译码基础上采用了高效的外信息压缩存储方法并且对损失的最小值和次小值进行补偿计算，译码过程中每个校验节点只需要存储外信息的最小值和次小值组成的信息二元组，有效减少了译码过程中译码器对外信息的存储资源需求量，并且大幅降低了压缩存储计算所需的比较及替换次数，该方法在降低存储和计算资源的同时能够保持优异的译码性能。
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公开(公告)号：CN103220122A
公开(公告)日：2013-07-24
申请号：CN201310108510.6
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种可变参数高速并行帧同步器，相关检测模块接收数据组合模块组合出的P种组合数据和帧头参数，按照帧头参数要求对P种组合数据分别进行相关检测运算得到P个峰值脉冲，输出给帧头位置指示模块，并根据容错参数指示出P个帧头位置信号，输出给前后方保护模块，该模块根据前后方保护参数产生出帧同步信号和同步锁定信号，并输出给输出模块产生最终的帧同步锁定信号、帧同步信号和与帧同步信号在时间上一致的经过数据组合模块组合的并行P路数据；该并行帧同步器具有吞吐量高，衔接性好，通用性强，硬件资源少，设计复杂性低等特点。
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公开(公告)号：CN101599302B
公开(公告)日：2012-05-09
申请号：CN200910089662.X
申请日：2009-07-23
Applicant: 西安空间无线电技术研究所
Abstract: 一种基于FPGA的LDPC译码器的译码码字的高效存储方法，在该方法中译码码字和外信息(或信道信息)共用同一个存储块，有效地减少了译码器系统对存储资源数量的需求；而且读取存储块的同时可以取出译码码字和外信息。所以，校验方程计算单元PCU可以与校验节点更新单元CNU共享同一组地址信息，PCU不需要额外的地址产生器单元；最后，对于处理单元VNU，CNU，PCU均采用逐级细化流水线的设计方法来实现，有效地降低了译码器的关键路径延迟，为提高LDPC译码器的吞吐量提供了必要的保障。对于本文提出的方法采用FPGA进行实现时，不仅可以节省大量的用于单独存储译码码字的资源和产生PCU所需地址的逻辑资源，而且提高了译码器的吞吐量。
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公开(公告)号：CN118984160B
公开(公告)日：2024-12-24
申请号：CN202411441197.2
申请日：2024-10-16
Applicant: 西安空间无线电技术研究所
Abstract: 本发明提供了一种基于FPGA的高速广义级联译码器，由L个不同层的级联译码模块和1个H矩阵乘法器组成；广义级联译码器的总输入以V0表示，依次经过L个不同层的级联译码模块后，第i层的级联译码模块的输出表示为Vi；第L层广义级联译码的输出#imgabs0#经过H矩阵乘法器后，得到广义级联译码器的总输出C；本发明的广义级联译码器，通过对短码的级联迭代译码，以较低的复杂度实现与长码相当的性能；与同等码率的RS码相比，误码率性能显著提升。
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Patent Agency Ranking
公开(公告)号：CN115664584B
公开(公告)日：2024-04-09
申请号：CN202210877778.5
申请日：2022-07-25
Applicant: 西安空间无线电技术研究所
Abstract: 一种用于高速卫星链路的高能效LDPC译码器，采用了流水线长度更短资源利用效率更高的变量节点外信息计算电路，根据校验矩阵行重较大的特点，针对校验节点外信息计算过程，利用一种简化的最小、次小值计算电路，大幅减少了译码器实现所需的FPGA资源，有效降低了高速卫星链路LDPC译码器实现所需的成本和功耗。在译码迭代计算过程中，垂直运算部分使用一种复杂度更低的4输入变量节点外信息计算流水线处理电路；水平运算部分使用一种复杂度极低的最小、次小值近似计算电路。
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公开(公告)号：CN115242253A
公开(公告)日：2022-10-25
申请号：CN202210647311.1
申请日：2022-06-08
Applicant: 西安空间无线电技术研究所
Abstract: 一种基于SCL译码算法的局部贪心搜索极化码构造方法，包括1)给定初始约束条件；2)计算得到所有极化信道的可靠度，并按可靠度从高到底进行排序；3)在可靠的极化信道中放置信息比特，在不可靠的极化信道中放置冻结比特；4)在剩余的信道位置逐一地放置剩余的一个信息比特，然后进行译码，并逐一地记录下信息比特放置在各个位置的误码率；5)在误码率中找到最小值所对应的位置，作为所述步骤4)中的信息比特应该放置的位置，并放置该信息比特；6)重复步骤4)‑5)，完成构造选取过程。本发明解决了现有技术中极化码构造方法SCL译码性能差且构造复杂度高的不足。
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公开(公告)号：CN103220122B
公开(公告)日：2015-12-23
申请号：CN201310108510.6
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种可变参数高速并行帧同步器，相关检测模块接收数据组合模块组合出的P种组合数据和帧头参数，按照帧头参数要求对P种组合数据分别进行相关检测运算得到P个峰值脉冲，输出给帧头位置指示模块，并根据容错参数指示出P个帧头位置信号，输出给前后方保护模块，该模块根据前后方保护参数产生出帧同步信号和同步锁定信号，并输出给输出模块产生最终的帧同步锁定信号、帧同步信号和与帧同步信号在时间上一致的经过数据组合模块组合的并行P路数据；该并行帧同步器具有吞吐量高，衔接性好，通用性强，硬件资源少，设计复杂性低等特点。
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公开(公告)号：CN101764621B
公开(公告)日：2012-12-26
申请号：CN200910243285.0
申请日：2009-12-30
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 星载(8176，7156)LDPC编译码器中实现缩短码与子码兼容的方法，当flag为低电平时，进行缩短码的编码或译码，当flag为高电平时，进行子码的编码或译码，即利用星载数据传输帧格式的特点，如果子码输入，则时序和数据不做改变，直接进行子码编码或译码；如果是缩短码输入，把帧头尾部时隙缩短18个时钟，对应的帧头数据暂存并把该位置填充为18个0数据，这样就与后面的信息组合成子码格式，进行子码编码或译码，编码或译码完成后，再把0比特填充数据替换成暂存的帧头数据。本方法兼容性好，实时性好，使用起来比较灵活，移植性高，可靠性高，目前已应用在多个星载型号上。
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公开(公告)号：CN101764621A
公开(公告)日：2010-06-30
申请号：CN200910243285.0
申请日：2009-12-30
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 星载(8176，7156)LDPC编译码器中实现缩短码与子码兼容的方法，当flag为低电平时，进行缩短码的编码或译码，当flag为高电平时，进行子码的编码或译码，即利用星载数据传输帧格式的特点，如果子码输入，则时序和数据不做改变，直接进行子码编码或译码；如果是缩短码输入，把帧头尾部时隙缩短18个时钟，对应的帧头数据暂存并把该位置填充为18个0数据，这样就与后面的信息组合成子码格式，进行子码编码或译码，编码或译码完成后，再把0比特填充数据替换成暂存的帧头数据。本方法兼容性好，实时性好，使用起来比较灵活，移植性高，可靠性高，目前已应用在多个星载型号上。
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