一种背板串行总线通讯方法及系统

    公开(公告)号:CN108920394A

    公开(公告)日:2018-11-30

    申请号:CN201810524941.3

    申请日:2018-05-28

    Abstract: 本发明提供了一种背板串行总线通讯方法及系统,将其中一个板卡设置为总线上的主节点,将其中至少两个板卡设置为总线上的次节点,并为各节点配置对应的令牌号,各次节点将对应的令牌号注册到主节点里;当有节点发送数据时,主节点发送对应的令牌号到总线上,各节点接收总线上的令牌号并与自身的令牌号比较,当比较一致时,对应的节点发送数据。本发明实时性好、处理性强、硬件结构简单,且易于实现,适合目前多CPU板卡之间大数据量传输的要求。数据在总线上传输时,不需要处理器参与,降低了处理器负荷,可移植性好;节点发送数据的优先级可调,各节点的令牌号可根据需要灵活配置,各节点的令牌号可以是不连续的正整数,通用性好。

    一种嵌入式系统不同时钟域运行时戳获取方法及装置

    公开(公告)号:CN114461012B

    公开(公告)日:2024-05-10

    申请号:CN202210083903.5

    申请日:2022-01-19

    Abstract: 本发明公开了一种嵌入式系统不同时钟域运行时戳获取方法及装置,嵌入式系统包括:时钟域管理模块和同步时戳获取模块,其中方法包括:提供时钟域注册管理接口,来标识时钟域信息;通过周期性的同步时戳获取,对时钟域管理模块内不同时钟域时钟转换计算时所需的基准时戳进行更新;通过周期更新的基准时戳,对时钟域管理模块内不同时钟域间进行同步时戳转换计算时的转换关系进行更新;基于时钟域管理模块,依据一时钟域在预设时刻的实时运行时戳,计算其它时钟域在预设时刻的运行时戳。通过不同时钟域之间的时戳对应关系,实现依据一个时钟域的实时运行时戳,来获取其它时钟域的实时运行时戳,并避免了实时时戳因计算机位数原因翻转导致的计算错误。

    一种基于FPGA内存动态分配的数据交换方法及装置

    公开(公告)号:CN113836048A

    公开(公告)日:2021-12-24

    申请号:CN202111093096.7

    申请日:2021-09-17

    Abstract: 本发明涉及一种基于FPGA内存动态分配的数据交换方法及装置,采用现场可编程FPGA器件实现以太网二层交换处理业务,采用内存动态分配策略,即使用FPGA内部RAM实现一级缓存单元和二级缓存单元作为转发报文缓存,一级缓存单元缓存二层交换处理后的以太网报文,二级缓存单元动态分配给有报文突发传输的某一个端口。一般情况只使用一级缓存单元作为转发报文缓存,当某端口瞬时流量过大时就申请占用二级缓存单元,报文发完后释放二级缓存单元,二级缓存单元动态分配给瞬时流量大的端口,合理高效的使用了FPGA内部缓存,省掉了常规报文缓存策略需要挂载的SDRAM。

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