一种操作机构运行状态监测装置和主操作机构

    公开(公告)号:CN118980921A

    公开(公告)日:2024-11-19

    申请号:CN202411033132.4

    申请日:2024-07-30

    Abstract: 本发明涉及一种操作机构运行状态监测装置和主操作机构,属于继电保护技术领域。本发明通过隔离模块将操作机构继电器线圈所在的第一支路和监视继电器线圈所在的第二支路隔离,正常运行时在操作机构继电器出现故障的情况下,第一支路处于断路状态,隔离模块无法导通,第二支路也处于断路状态,第二支路能够正常反映操作机构继电器出现异常,解决了监视继电器无法反映主操作机构故障的问题;而且在第二支路处于通路状态时,监视继电器线圈两端电压不会变化,持续为与第二支路上其他器件分压之后的结果,无论操作机构继电器正常工作与否都不影响监视继电器线圈两端的电压,解决了不满足监视继电器电压要求导致监视继电器无法正常工作的问题。

    一种FPGA及其时序收敛方法
    10.
    发明公开

    公开(公告)号:CN110852026A

    公开(公告)日:2020-02-28

    申请号:CN201911083975.4

    申请日:2019-11-07

    Abstract: 本发明涉及一种FPGA及其时序收敛方法,属于FPGA及嵌入式开发技术领域,方法采用ODDR模块使FPGA内部同步采样时钟的路径固定,且走线延时可以预测,方便时序收敛的实现;通过全局时钟资源模块获取基准时钟,对基准时钟进行两路锁相环的时钟偏移调节,用于调整时钟与数据走线的相位关系,通过调节合适的第一时钟偏移和第二时钟偏移,使在FPGA输入数据的路径最大、最小延时范围,以及FPGA输出数据的路径最大、最小延时范围均满足一定条件,从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟,以及输出数据寄存器的同步时钟,分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量,以防止发送和接收公用系统时钟导致的时序冲突。

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