公开(公告)号：CN110846698A

公开(公告)日：2020-02-28

申请号：CN201910184315.9

申请日：2019-03-12

Applicant: 财团法人工业技术研究院

Inventor： 朱建勋 ,  曾建洲 ,  杨明桓 ,  王泰瑞 ,  钟育华 ,  冯捷威

IPC: C25D7/12 ,  C25D5/02 ,  H01L23/488

Abstract: 本发明公开一种待电镀的面板、使用其的电镀制作工艺及以其制造的芯片，其中该待电镀的面板包括一基板和一电场补偿结构。基板包括多个待电镀单元，该些待电镀单元分别包括一第一待电镀图案。电场补偿结构配置于基板上。电场补偿结构包括一第二待电镀图案，该第二待电镀图案环绕待电镀单元之中的至少一者。该些待电镀单元的第一待电镀图案的总面积与该电场补偿结构的第二待电镀图案的面积的比例落在1：0.07至1：0.3的范围中。

公开(公告)号：CN116195972A

公开(公告)日：2023-06-02

申请号：CN202111589589.X

申请日：2021-12-23

Applicant: 财团法人工业技术研究院

Inventor： 锺育华 ,  王泰瑞 ,  冯捷威 ,  丁子洋 ,  杨瑞纹

IPC: A61B5/00 ,  A61B5/05

Abstract: 本发明提供一种生理感测装置，包括电子组件、耦合式感测电极、耦合介电层以及导线层。耦合式感测电极用以感测物体的生理信号，其中物体和耦合式感测电极之间具有电容值。耦合介电层配置于耦合式感测电极下方，使电容值介于1nF至10nF。导线层电连接电子组件与耦合式感测电极。

公开(公告)号：CN112599532A

公开(公告)日：2021-04-02

申请号：CN202011002362.6

申请日：2020-09-22

Applicant: 财团法人工业技术研究院

Inventor： 陈巍中 ,  郭文瑜 ,  冯捷威 ,  王泰瑞

IPC: H01L27/12

Abstract: 本发明提供一种电子装置，包括像素阵列结构、重布线结构以及多个导电通孔结构。像素阵列结构包括多条信号线。重布线结构与像素阵列结构重叠设置且包括多条导线。多个导电通孔结构将像素阵列结构的多条信号线与重布线结构的多条导线电连接。多个导电通孔结构中的至少一个与像素阵列结构共用至少一层导电层。

公开(公告)号：CN110459531A

公开(公告)日：2019-11-15

申请号：CN201810908711.7

申请日：2018-08-10

Applicant: 财团法人工业技术研究院

Inventor： 游政煌 ,  王泰瑞 ,  冯捷威 ,  郑惟元

IPC: H01L23/60 ,  H01L23/538 ,  H01L21/768

Abstract: 本发明公开一种芯片封装结构及其制造方法，所述芯片封装结构包括重分布线路结构层、至少一芯片及封装胶体。重分布线路结构层包括至少一重分布线路、电连接重分布线路的至少一晶体管以及电连接重分布线路与晶体管的多个导电通孔。芯片设置于重分布线路结构层上，且与重分布线路结构层电连接。封装胶体设置于重分布线路结构层上，且至少包覆芯片。另提供一种芯片封装结构的制造方法。

公开(公告)号：CN109599370A

公开(公告)日：2019-04-09

申请号：CN201711419264.0

申请日：2017-12-25

Applicant: 财团法人工业技术研究院 ,  创智智权管理顾问股份有限公司

Inventor： 游政煌 ,  王泰瑞 ,  冯捷威 ,  邱世冠 ,  杨明桓

IPC: H01L23/14 ,  H01L23/485 ,  H01L23/498

Abstract: 本发明公开一种可挠性芯片封装，其包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，配置于所述第一重布线层与所述第二重布线层之间，其中所述半导体芯片电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及第一接合层，配置于所述第一重布线层与所述第二重布线层之间并且包覆所述半导体芯片，其中所述第一接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。

公开(公告)号：CN113889453B

公开(公告)日：2024-11-12

申请号：CN202010704682.X

申请日：2020-07-21

Applicant: 财团法人工业技术研究院 ,  台湾积体电路制造股份有限公司

Inventor： 杨瑞纹 ,  赖信诚 ,  冯捷威 ,  王泰瑞 ,  锺育华 ,  丁子洋

IPC: H01L23/498 ,  H01L23/538 ,  H01L23/00

Abstract: 本发明公开一种半导体封装结构，其包括重布线层结构、芯片、电子组件以及应力补偿层。所述重布线层结构具有相对的第一表面与第二表面。所述芯片设置于所述重布线层结构的所述第一表面上，且与述重布线层结构电连接。所述电子组件设置于所述重布线层结构中，与所述芯片电连接，且包括设置于其中的介电层。所述应力补偿层设置于所述重布线层结构中或上。所述介电层在垂直于所述第二表面的第一方向上提供50Mpa至200Mpa之间的第一应力，所述应力补偿层在与所述第一方向相反的第二方向上提供50Mpa至200Mpa之间的第二应力，且所述第一应力与所述第二应力之间的差不超过60Mpa。

公开(公告)号：CN117673020A

公开(公告)日：2024-03-08

申请号：CN202310873322.6

申请日：2023-07-17

Applicant: 财团法人工业技术研究院

Inventor： 王泰瑞 ,  杨瑞纹 ,  冯捷威 ,  卢志伟 ,  邱显炜

IPC: H01L23/50 ,  H01L23/29

Abstract: 本发明公开一种堆栈线路结构，其包括第一线路载板以及第二线路载板。第一线路载板包括第一玻璃衬底、多个贯穿第一玻璃衬底的多个第一导电通孔以及配置在第一玻璃衬底上的第一多层重分布线路结构。第二线路载板包括第二玻璃衬底、多个贯穿第二玻璃衬底的多个第二导电通孔以及配置在第二玻璃衬底上的第二多层重分布线路结构，其中第一导电通孔与第二导电通孔电连接，第一玻璃衬底与第二玻璃衬底彼此分隔，且第一多层重分布线路结构与第二多层重分布线路结构通过第一玻璃衬底与第二玻璃衬底彼此分隔。

公开(公告)号：CN110504252B

公开(公告)日：2023-02-03

申请号：CN201811208060.7

申请日：2018-10-17

Applicant: 财团法人工业技术研究院

Inventor： 游政煌 ,  王泰瑞 ,  冯捷威 ,  钟育华

IPC: H01L27/02

Abstract: 本发明公开一种系统封装(system in package；SiP)结构及其静电放电防护结构。静电放电防护结构包括重分布层以及第一晶体管阵列。重分布层具有第一电极以及第二电极。第一晶体管阵列耦接至至少一集成电路的引脚端、第一电极以及第二电极。第一晶体管阵列具有多个晶体管，晶体管中的多个第一晶体管相互并联耦接，晶体管中的多个第二晶体管相互并联耦接。第一晶体管以及第二晶体管用以被导通以宣泄静电放电电流。

公开(公告)号：CN114566381A

公开(公告)日：2022-05-31

申请号：CN202110022061.8

申请日：2021-01-08

Applicant: 财团法人工业技术研究院

Inventor： 丁子洋 ,  冯捷威 ,  王泰瑞

IPC: H01G4/002 ,  H01G4/005 ,  H03H7/01

Abstract: 本发明公开一种电容器以及包含所述电容器的滤波器与再分配层结构。所述电容器包括第一电极、第二电极、第三电极、介电层以及导通孔。所述第二电极设置于所述第一电极上方。所述第三电极设置于所述第一电极与所述第二电极之间。所述介电层设置于所述第一电极与所述第三电极之间以及所述第二电极与所述第三电极之间。所述导通孔穿过所述介电层与所述第三电极而连接所述第一电极与所述第二电极，且与所述第三电极电性分离。所述第一电极与所述第二电极为信号电极，且所述第三电极为接地电极。

公开(公告)号：CN114203673A

公开(公告)日：2022-03-18

申请号：CN202010986266.3

申请日：2020-09-18

Applicant: 财团法人工业技术研究院

Inventor： 颜劭安 ,  冯捷威 ,  丁子洋 ,  游子澔 ,  朱建勋 ,  杨瑞纹 ,  赖信诚

IPC: H01L23/538 ,  H01L23/498 ,  H01L21/48 ,  H01L21/768

Abstract: 本发明公开一种重布线结构及其形成方法，其中该重布线结构包括：第一重布线层。第一重布线层包括介电层；至少一导体结构，位于所述介电层中，所述至少一导体结构具有宽度L；以及至少一虚设结构，位于所述至少一导体结构旁，且位于所述介电层中，且所述虚设结构具有宽度D，其中所述虚设结构与所述至少一导体结构之间具有间隙宽度S，且所述第一重布线层的平坦度DOP大于或等于95，其中DOP＝[1‑(h/T)]×100％，h是指所述介电层的顶表面的最高的高度与最低的高度之间的差；以及T是指所述至少一导体结构的厚度。