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    用于存储器模块的动态随机存取存储器(DRAM)部件
    11.
    发明公开
    用于存储器模块的动态随机存取存储器(DRAM)部件 有权

    公开(公告)号：CN112687304A

    公开(公告)日：2021-04-20

    申请号：CN202010905199.8

    申请日：2015-10-28

    申请人： 拉姆伯斯公司

    发明人： F·A·韦尔 ,  E·特塞恩 ,  J·E·林斯塔特 ,  T·J·乔瓦尼尼 ,  K·L·赖特

    IPC分类号： G11C7/10 ,  G11C29/02 ,  G06F13/16 ,  G06F13/28 ,  G11C5/02 ,  G11C5/04 ,  G11C7/22

    摘要： 本公开的实施例涉及用于存储器模块的动态随机存取存储器(DRAM)部件。该存储器模块包括模块接口；第一存储器部件堆叠，包括第一数据接口，被耦合到模块接口；以及第二数据接口；第二存储器部件堆叠，包括第三数据接口，被耦合到第一堆叠的所述第二数据接口，其中所述第二数据接口和所述第三数据接口利用线性链中的点对点拓扑被连接；以及第四数据接口；以及命令和地址(CA)接口，被耦合到所述第一堆叠和第二堆叠，其中，所述CA接口用于从存储器控制器接收第一命令和第二命令；控制所述模块接口处的第一访问插槽的定时，以用于与所述第一命令相关的数据；以及控制所述模块接口处的第二访问插槽的定时，以用于与所述第二命令相关联的数据。

    用于符号间干扰消除的多级均衡器
    12.
    发明公开
    用于符号间干扰消除的多级均衡器 无效

    公开(公告)号：CN112567703A

    公开(公告)日：2021-03-26

    申请号：CN201980053394.8

    申请日：2019-07-31

    申请人： 拉姆伯斯公司

    发明人： P·乔达里 ,  王楠延

    IPC分类号： H04L25/03 ,  H04B1/16

    摘要： 均衡器包括第一前馈级以及第二前馈级，第一前馈级提供低频ISI度量，第二前馈级并且包括级的级联，级的级联各自进行ISI估计。通过应用来自第一前馈级、并被馈送到级的级联中的下一级的低频ISI度量，来自每个级的ISI估计可以被进一步均衡。根据各个级估计的ISI因此逐步变得更准确。应用于给定信号的级的数目可以被优化，以实现适当的低比特错误率。功率通过禁用不被要求来满足该目标的级来节省。

    具有多个电压域的DRAM设备
    13.
    发明公开
    具有多个电压域的DRAM设备 有权

    公开(公告)号：CN112513987A

    公开(公告)日：2021-03-16

    申请号：CN201980050375.X

    申请日：2019-11-26

    申请人： 拉姆伯斯公司

    发明人： T·沃吉尔桑

    IPC分类号： G11C7/06 ,  G11C7/08 ,  G11C7/12 ,  G11C11/408 ,  G11C11/4094 ,  H01L27/108

    摘要： 一种DRAM设备的动态存储器阵列使用大于DRAM设备的大多数数字逻辑电路系统的操作(即，开关)电压的位线电压来操作。数字逻辑电路系统使用低于用于在DRAM阵列的位线上存储/检索数据的电压的电源电压来操作。这样可以将较低电压摆幅(以及从而将较低功率)数字逻辑用于DRAM设备上的大多数非存储阵列逻辑，从而降低了非存储阵列逻辑的功耗，进而降低了整个DRAM设备的功耗。

    纠错码信息的有效存储
    15.
    发明公开
    纠错码信息的有效存储 审中-公开

    公开(公告)号：CN111771192A

    公开(公告)日：2020-10-13

    申请号：CN201980015442.4

    申请日：2019-04-29

    申请人： 拉姆伯斯公司

    发明人： A·凯迪亚 ,  K·D·卡里亚 ,  S·梅农 ,  S·C·伍

    IPC分类号： G06F11/07 ,  G06F11/10 ,  G06F11/30

    摘要： 由至少一个控制器并行地操作多个独立的点对点存储器通道以形成更宽的存储器通道。这些点对点通道上的存储器组件包括连接到这些独立的存储器通道的多个(例如，2个)实例的能力。控制器使用以蛤壳模式配置的存储器组件来操作更宽通道的多个实例。单个存储器组件也以蛤壳模式操作，以独立于其他更宽通道向更宽的存储器通道的多个实例提供纠错码信息。

    用于存储器模块的动态随机存取存储器(DRAM)部件
    16.
    发明授权
    用于存储器模块的动态随机存取存储器(DRAM)部件 有权

    公开(公告)号：CN107111566B

    公开(公告)日：2020-08-14

    申请号：CN201580069434.X

    申请日：2015-10-28

    申请人： 拉姆伯斯公司

    发明人： F·A·韦尔 ,  E·特塞恩 ,  J·E·林斯塔特 ,  T·J·乔瓦尼尼 ,  K·L·赖特

    IPC分类号： G06F13/00

    摘要： 本文描述的实施例描述了用于高性能、大容量带寄存器的存储器模块(诸如带寄存器的双列直插式存储器模块(RDIMM))的动态随机存取存储器(DRAM)部件的技术。一个DRAM部件可以包括存储器单元集合和引导逻辑。引导逻辑可以包括第一数据接口和第二数据接口。第一数据接口和第二数据接口以第一模式选择性地耦合到控制器部件，并且第一数据接口以第二模式选择性地耦合到控制器部件，并且第二数据接口以第二模式选择性地耦合到第二DRAM部件。

    用于访问存储器的存储器装置
    17.
    发明公开
    用于访问存储器的存储器装置 审中-公开

    公开(公告)号：CN111324308A

    公开(公告)日：2020-06-23

    申请号：CN202010100570.3

    申请日：2014-12-19

    申请人： 拉姆伯斯公司

    发明人： K·洛威利 ,  V·弗鲁彻特 ,  C-M·杨

    IPC分类号： G06F3/06 ,  G06F15/173 ,  G06F13/16 ,  G06F12/06 ,  H04L29/08

    摘要： 描述了一种存储器装置，其包括通过命令接口耦合至一个或多个通信信道的处理器，其中处理器被配置用于通过通信信道通信命令。多个智能存储器立方体(SMC)通过通信信道耦合至处理器。每个SMC包括可编程的控制器和多个存储器设备。控制器被配置成响应于来自命令接口的命令以访问多个存储器设备中的一个或多个存储器设备中存储的内容并且对从多个存储器设备访问的内容执行数据操作。