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公开(公告)号：CN106484655A
公开(公告)日：2017-03-08
申请号：CN201610921406.2
申请日：2016-10-21
申请人： 合肥哦走信息技术有限公司
发明人： 程丽娟
CPC分类号： G06F15/7842 , G06F15/0216 , G06F15/0225 , G06F15/025 , G06F15/7803
摘要： 本发明公开了一种基于ARM内核嵌入式计算机软硬件的导航调度系统。包括核心板和扩展底板；所述核心板和扩展底板均包括电源和核心板引出线插座；所述核心板还包括嵌入式CPU内核；所述扩展底板上集成有CAN总线、DC-DC电路、充电电路、SD卡插座、串口电平转化芯片、音频解码和触摸屏。本发明通过核心板和扩展底板的电连接，扩展底板能够根据产品需求行进系统结构的扩展，有利于系统的升级和维护，操作系统、驱动程序和应用程序固化于NAND FLASH中，使用闪存芯片作为程序存储器，拥有良好的良好的抗震性、体积小，通过系统定制，使系统具有开发的功能。
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公开(公告)号：CN105824780A
公开(公告)日：2016-08-03
申请号：CN201610198141.8
申请日：2016-04-01
申请人： 浪潮电子信息产业股份有限公司
CPC分类号： G06F15/7842 , G06F9/4881
摘要： 本发明公开了一种基于单机多FPGA的并行开发方法，该方法是：CPU端根据FPGA的计算能力，将数据划分为多个数据块，每个数据块满足一个FPGA一次计算的能力；CPU端为每个FPGA创建一个线程，每个线程控制一个FPGA；所有线程并行执行，线程控制FPGA每完成一个数据块的计算，则动态从CPU端获取下一个数据块，直到所有数据块计算完成。本发明的一种基于单机多FPGA的并行开发方法和现有技术相比，在单台服务器中添加多个FPGA加速卡，使系统节点内的多计算设备达到计算的负载均衡，充分发挥FPGA的计算能力，并保证系统的高容错性，从而提高系统的整体运行的效率，可靠性。
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公开(公告)号：CN102841775B
公开(公告)日：2016-08-03
申请号：CN201210154919.7
申请日：2012-05-16
申请人： 瑞创国际公司
发明人： 弗兰克·菲莱尔
IPC分类号： G06F9/30
CPC分类号： G06F15/7842 , G06F9/30134 , G06F12/0804 , G06F12/0875 , G06F15/7807
摘要： 一种使用铁电随机存取存储器且具有优化指令集的堆栈处理器，所述堆栈处理器有效响应多达基于16位字的64条指令。在16位字中的每条指令包括3条5位指令和适用于3条5位指令中的每条指令的第16位，从而使每条指令有效6位宽。
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公开(公告)号：CN104583900A
公开(公告)日：2015-04-29
申请号：CN201380046118.1
申请日：2013-09-19
申请人： 英特尔公司
发明人： P.萨卡达
CPC分类号： G06F9/4893 , G06F1/329 , G06F9/3885 , G06F2209/5019 , Y02D10/24 , G06F15/7842 , G06F9/505
摘要： 在一个实施例中，策略管理器可接收操作系统调度信息、至少一个将来量子的性能预测信息以及当前处理器利用信息，并至少部分基于这个接收的信息确定将来量子的性能预测以及是否引起多核处理器的不对称核之间的切换。描述并要求保护其它实施例。
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公开(公告)号：CN101911049B
公开(公告)日：2013-03-06
申请号：CN200880124870.2
申请日：2008-12-11
申请人： NXP股份有限公司
CPC分类号： G06F15/7842 , G06F1/3203 , G06F1/3293 , G06F9/544 , Y02D10/122
摘要： 本发明提供了一种便携式通信装置的处理设备。该设备包括：中央处理单元；第一数字信号处理单元和第二数字信号处理单元；第一双端口存储单元，适于存储中央处理单元与第一数字信号处理单元之间共用的数据；以及第二双端口存储单元，适于存储中央处理单元与第二数字信号处理单元之间共用的数据。第一双端口存储单元适于在不使用中央处理单元的情况下存储第一数字信号处理单元和第二数字信号处理单元之间共用的数据。
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公开(公告)号：CN101470691A
公开(公告)日：2009-07-01
申请号：CN200810186367.1
申请日：2005-11-18
申请人： 英特尔公司
IPC分类号： G06F15/78
CPC分类号： G06F12/084 , G06F12/0811 , G06F12/0815 , G06F12/0893 , G06F13/4022 , G06F13/4282 , G06F15/167 , G06F15/781 , G06F15/7842 , G06F15/7846 , G06F2212/283 , G06F2212/302 , G06F2212/314 , G06F2212/621
摘要： 公开了一种提供异构处理器内核和共享高速缓存的多内核处理器，所述处理器包括包含异构处理器内核的处理器内核；以及连接到所述处理器内核并由所述处理器内核共享的高速缓存；其中处理器内核以及高速缓存集成在单个集成片上。
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公开(公告)号：CN100458752C
公开(公告)日：2009-02-04
申请号：CN200610136001.4
申请日：2006-10-12
申请人： 爱特梅尔(德国)有限公司
发明人： 海拉德·费斯切尔
IPC分类号： G06F13/40
CPC分类号： G06F15/7842 , Y02D10/13
摘要： 提出一种IC-内部总线系统(4)，用以信号技术上连接多个与集成电路(IC)(1)有效连接的功能单元(2.X)，后者是为产生和/或处理数字(DS)和/或模拟信号(AS)而形成的，它配置有数字总线(4.1)和模拟总线(4.2)。通过在一个集成电路中除了数字总线以外，还接纳模拟总线，在不同的功能单元的应用方面给出集成电路完全的模块化，使得它可以任意使用。为此根据附加的模拟总线的存在取消按照现有技术一般具有的模数或数模转换器，这导致相应的面积和电流节省。
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公开(公告)号：CN1955950A
公开(公告)日：2007-05-02
申请号：CN200610136001.4
申请日：2006-10-12
申请人： 爱特梅尔(德国)有限公司
发明人： 海拉德·费斯切尔
IPC分类号： G06F13/40
CPC分类号： G06F15/7842 , Y02D10/13
摘要： 提出一种IC－内部总线系统(4)，用以信号技术上连接多个与集成电路(IC)(1)有效连接的功能单元(2.X)，后者是为产生和/或处理数字(DS)和/或模拟信号(AS)而形成的，它配置有数字总线(4.1)和模拟总线(4.2)。通过在一个集成电路中除了数字总线以外，还接纳模拟总线，在不同的功能单元的应用方面给出集成电路完全的模块化，使得它可以任意使用。为此根据附加的模拟总线的存在取消按照先有技术一般具有的模数或数模转换器，这导致相应的面积和电流节省。
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公开(公告)号：CN1318172A
公开(公告)日：2001-10-17
申请号：CN00801023.4
申请日：2000-04-13
申请人： 密克罗奇普技术公司
发明人： 爱德华·B·博尔斯
CPC分类号： G06F11/261 , G06F15/7832 , G06F15/7842
摘要： 一种提供在仿真器系统中存取用户存储器的装置、系统及方法。仿真器系统包含仿真器系统存储器、用户系统存储器和仿真装置。仿真装置工作在程序执行指令源自仿真存储器，而读和写指令目标为用户存储器的模式下。包括在仿真器芯片中的逻辑将读和写存储器存取指向用户存储器，而指令从仿真器存储器获取。
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公开(公告)号：CN107832256A
公开(公告)日：2018-03-23
申请号：CN201711070218.4
申请日：2017-11-03
申请人： 郑州云海信息技术有限公司
发明人： 刘伟
CPC分类号： G06F15/7842 , G06F2213/0026 , H03M7/3086
摘要： 本发明公开了一种数据处理的方法及装置，该方法的步骤包括：处理器将初始数据传输至FPGA，并向DSP芯片发起处理指令；DSP芯片接收处理指令，并根据处理指令在预设的控制逻辑集合中选取对应的目标控制逻辑；DSP芯片依照目标控制逻辑控制FPGA采用预设的相关处理方法对初始数据进行数据处理以得到结果数据。本方法合理利用DSP芯片的逻辑控制指令的设计及执行的灵活性以及FPGA较为强大的并行数据处理能力，分担了处理器的工作负载，进而实现了减少对CPU等常用处理器中可用资源的占用，并且提高数据算法处理效率，另外，由于FPGA成本相对较低，因此降低了数据处理成本。此外，本发明还提供一种数据处理的装置，有益效果如上所述。
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