公开(公告)号：CN114814423B

公开(公告)日：2025-05-13

申请号：CN202210420508.1

申请日：2022-04-20

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 高小平 ,  任洁 ,  杨树澄 ,  王镇

IPC: G01R31/00

Abstract: 本发明提供一种超导逻辑器件时序参数的测量电路，包括第一输入接口单元、输出接口单元、分路器单元、至少两个第一缓冲器单元、至少一个第二缓冲器单元、至少一个第三缓冲器单元及至少两个第四缓冲器单元；分路器单元的输入端通过级联的至少两个第一缓冲器单元连接至第一输入接口单元，第一输出端通过至少一个第二缓冲器单元连接至待测逻辑器件的数据端，第二输出端通过至少一个第三缓冲器单元连接至待测逻辑器件的时钟端；待测逻辑器件的输出端通过级联的至少两个第四缓冲器单元连接至输出接口单元；其中，第二缓冲器单元和第三缓冲器单元的数量相同。通过本发明提供的测量电路，解决了现有技术中无此种测量电路的问题。

公开(公告)号：CN113779924B

公开(公告)日：2023-09-12

申请号：CN202111093209.3

申请日：2021-09-17

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 杨树澄 ,  任洁 ,  高小平 ,  王镇

IPC: G06F30/394

Abstract: 本发明公开了一种超导集成电路的布线优化方法和装置、存储介质和终端，其中方法包括：基于待优化电路的版图信息和电路网表获取逻辑门坐标互连线，对所有坐标互连线进行布线运算，将布线成功的运算结果存储到预设数据库中，并将布线失败对应的坐标互连线添加到失败队列中；基于失败队列获取最优布线结果；再分别基于减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线和信号互连线进行优化，得到待优化电路的优化布线结果。本发明实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销。

公开(公告)号：CN116566381A

公开(公告)日：2023-08-08

申请号：CN202310540285.7

申请日：2023-05-12

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 李楒琪 ,  高小平 ,  任洁 ,  王镇

IPC: H03K19/0175

Abstract: 本发明提供一种用于超导信号转换的接口电路包括：超导时钟模块将接收到的一路单磁通量子时钟信号复制成两路相同的单磁通量子时钟信号，分别作为接口电路的基准时钟以及用于校准的输出时钟；保护模块基于时钟基准对单磁通量子进行单向传输，并通过削弱回流电流对超导时钟模块进行隔离保护；超导量子干涉模块将单磁通量子与模拟信号转换成单磁通量子脉冲。本发明的用于超导信号转换的接口电路及装置，通过调节超导时钟模块、保护模块及超导量子干涉模块中的电感和约瑟夫森结的临界电流，使单磁通量子与模拟信号转换成单磁通量子脉冲，便于超导电路与室温半导体电路的互联，极大提高了信号传输的准确性与可靠性，增强了超导电路的延展性。

公开(公告)号：CN113642280A

公开(公告)日：2021-11-12

申请号：CN202010345034.X

申请日：2020-04-27

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 任洁 ,  辛玲 ,  高小平 ,  王镇

IPC: G06F30/392 ,  G06F30/3953 ,  G06F30/398

Abstract: 本发明提供一种超导集成电路的布局方法，包括：基于标准单元库建立以器件管脚为数据主体的数据库，数据库包括时序及物理信息；基于数据库进行静态时序分析，得到每个管脚的时序信息；基于各管脚的时序信息及器件的逻辑深度确定各管脚的优先级，对优先级高的管脚进行直连，以构造初始布局结果；基于初始布局结果利用最小通道密度算法检查可布线性，若存在不可布线的通道，将挡住布线的器件移开，留出足够的布线空间后走线；否则直接走线。本发明的超导集成电路的布局方法实现了基于版图的静态时序分析算法，继而利用时序分析结果，考虑电路本身多种物理属性，完成自动布局，节省设计面积，同时布局结果无需额外走线资源。