-
公开(公告)号：CN114944839B
公开(公告)日：2024-08-20
申请号：CN202210418870.5
申请日：2022-04-20
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： H03K19/195 , G06N10/40
摘要： 本发明提供一种接口电路，包括：第一约瑟夫森结，第一端连接第一电感的第一端和第二电感的第一端并接入第一偏置电流，第二端接地；第一电感的第二端接入超导时钟信号；第二电感的第二端连接第二约瑟夫森结的第一端；第二约瑟夫森结的第二端连接第三约瑟夫森结的第一端、第三电感的第一端及第四电感的第一端；第三约瑟夫森结的第二端接地；第三电感的第二端接入CMOS数据信号；第四电感的第二端连接第五电感的第一端并接入第二偏置电流；第五电感的第二端产生超导输出信号。通过本发明的接口电路，突破了传统设计，提供一种新的非归零CMOS‑RSFQ接口电路。
-
公开(公告)号：CN112949229B
公开(公告)日：2024-08-20
申请号：CN202110340321.6
申请日：2021-03-30
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F30/32
摘要： 本发明提供一种超导高速存储器，包括：输入缓冲阵列，用于并行暂存输入数据；存储阵列，连接于输入缓冲阵列的输出端，包括多个存储块，用于并行存储输入缓冲阵列输出的数据；输出缓冲阵列，连接于存储阵列的输出端，用于并行暂存存储阵列输出的数据；地址译码控制电路，连接输入缓冲阵列、存储阵列及输出缓冲阵列，分别为输入缓冲阵列及第二缓冲阵列提供有效信号，为存储阵列提供置位信号及复位信号。本发明的超导高速存储器架构简单，可以对并行数据进行存储，拓展了目前应用超导电路实现的高速存储器只能存储串行数据的现状，且无需加入额外的并串转换电路，简化了设计、缩短了存取时间、也降低了片上硬件资源的消耗。
-
公开(公告)号：CN113807043B
公开(公告)日：2024-06-18
申请号：CN202111094822.7
申请日：2021-09-17
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398
摘要： 本发明公开了时钟树综合和布局混合优化方法和装置、存储介质和终端，其中方法包括获取所有时钟端口的坐标位置，并获取所有时钟端口的逻辑深度；基于所有时钟端口的逻辑深度对所有时钟端口分组得到多个逻辑深度组，并获取每个逻辑深度组的分割点；基于逻辑深度组的分割点计算主干节点，并连接形成时钟树主轨道；计算逻辑深度组中所有叶节点，并将其连接到时钟树主轨道上；将所有主干节点和所有叶节点转化为虚拟单元，并将所有虚拟单元和待优化电路版图内的所有逻辑门均作为可移动单元得到优化后的电路板图。本发明进一步提升了超导集成电路，尤其是SFQ逻辑中的Bit‑Slice电路结构的时钟树性能和布局效果，为后续电路的布线优化提供了更优化的版图布局。
-
公开(公告)号：CN117825929A
公开(公告)日：2024-04-05
申请号：CN202410021067.7
申请日：2024-01-05
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G01R31/28
摘要： 本发明提供一种超导电路以及超导芯片检测系统，包括：偏置电流输入输出模块以及超导功能器件模块；超导功能器件模块包括M个位于不同电流域的功能单元；各功能单元均有i对电流端口；偏置电流输入输出模块中包括M个供电单元；各供电单元与各功能单元一一对应设置，用于为对应的功能单元供不同大小的偏置电流；各供电单元包括P个电流输入通道以及P个电流输出通道；其中，各功能单元的i个输入端口中至少有两个输入端口连接至同一输入通道；各功能单元的i个输出端口中至少有两个输出端口连接至同一输出通道。本发明将不同电流域下的功能单元进行分类，将同一电流域下的供电通道合并为一路供电，进而实现了对超导电路芯片的供电通道优化。
-
公开(公告)号：CN115694432A
公开(公告)日：2023-02-03
申请号：CN202211357903.6
申请日：2022-11-01
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本发明提供一种脉冲产生电路，包括：环形振荡器模块及计数模块；其中，环形振荡器模块用于在输入信号的作用下产生脉冲序列输出，并在终止信号的作用下停止脉冲序列输出；计数模块连接环形振荡器模块的输出端，用于对脉冲序列的个数进行计数，并在计数值达到设定值时产生终止信号。通过本发明提供的脉冲产生电路，解决了现有量子比特控制方式存在硬件消耗大的问题。
-
公开(公告)号：CN109508303B
公开(公告)日：2022-12-23
申请号：CN201811156556.4
申请日：2018-09-30
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F12/0895
摘要： 本发明提供一种用于并行数据存储的超导高速缓冲存储器，包括M个并行的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号清除指定清除位的数据；在写入操作期间，基于写入控制信号将输入数据写入指定写入位；清除写入地址译码器，连接N位存储单元，用于在清除操作期间产生清除控制信号，在写入操作期间产生输入、写入控制信号；数据输入缓冲门，连接清除写入地址译码器和N位存储单元，基于输入控制信号，将暂存的输入数据输出至N位存储单元；数据输出地址译码器，用于在读出操作期间产生读出控制信号；数据输出控制门，连接数据输出地址译码器和N位存储单元，用于在读出操作期间，基于读出控制信号读出指定读出位的数据。
-
公开(公告)号：CN114912388A
公开(公告)日：2022-08-16
申请号：CN202110181528.3
申请日：2021-02-09
申请人： 北京大学 , 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F30/33
摘要： 本发明提供一种时钟布线电路、布线方法及超导电路，所述时钟布线电路包括：第一时钟单元，用于接收主时钟信号，基于所述主时钟信号进行工作并生成第一时钟信号；所述主时钟信号源于时钟源；第二时钟单元，与所述第一时钟单元连接，用于接收所述第一时钟信号，基于所述第一时钟信号进行工作；其中，所述第二时钟单元作为所述第一时钟单元的下一时钟流水线。本发明通过将上一级流水线的时钟分布至下一级流水线中，在减少基本布线单元的同时提高了电路性能。
-
公开(公告)号：CN114496915A
公开(公告)日：2022-05-13
申请号：CN202210107776.8
申请日：2022-01-28
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： H01L21/768 , H01L27/18 , H01L23/522
摘要： 本发明提供一种应用于超导集成电路的堆栈式电连接结构及其制备方法，通过对光刻胶层进行图形化形成光刻窗口，并基于该光刻窗口形成超导连接层，然后在该超导连接层上形成上层超导金属层，实现上下两层超导金属层通过超导连接层的电性连通。由于光刻胶层是通过曝光显影形成光刻窗口，光刻窗口的形状非常规则，所以形成的超导连接层形状非常规则，同时上层超导金属层形成于该规则的超导连接层上，如此实现预设层数超导金属层的互连，得到的电连接结构具有方块电感特点，电感值小且易控制；另外，电连接通路图形规整完好，大幅提升孔洞的导通承载电流，且电流路径没有弯折，电流分布均匀；最后，光刻窗口工艺密度大，可以有效降低电连接结构体积。
-
公开(公告)号：CN114186516A
公开(公告)日：2022-03-15
申请号：CN202010967350.0
申请日：2020-09-15
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F30/32 , G06F30/33 , G06F119/02
摘要： 本发明提供一种超导数字电路单元库的硬件行为描述方法，包括：定义全局变量并进行程序初始化；并行执行待开发的超导数字电路单元中各超导器件触发动作的规则，基于各超导器件的触发条件实现相应触发动作，每一条规则仅包含一个超导器件的触发动作，各超导器件的触发条件包括信号的输入或前一超导器件的触发；基于各超导器件的触发动作输出相应的结果。本发明的超导数字电路单元库的硬件行为描述方法基于新型拆分式规则描述超导SFQ数字电路逻辑单元库，形成各自独立的规则，规则之间可以自由跳转或者并行运行，因此，能够适应更多的电路实际工作状况，从而提高参数提取准确程度，有效提升电路设计的可靠性。
-
公开(公告)号：CN114171670A
公开(公告)日：2022-03-11
申请号：CN202111492417.0
申请日：2021-12-08
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本发明提供一种约瑟夫森结、超导电路及其制备方法，该方法通过对约瑟夫森结的下电极采用分步溅射沉积的方法，在制备超导材料层之前，先对不同条件下单次溅射薄膜的应力和粗糙度进行表征，得到不同溅射条件下薄膜应力和粗糙度的关系图；然后再选用合适的压/张应力的条件分步溅射薄膜，再对分步溅射的薄膜的应力和粗糙度进行表征，得到此条件下薄膜粗糙度和应力，从而同时对薄膜应力和粗糙度进行了调控，获得应力和粗糙度极好的条件，使多次溅射的超导薄膜上粗糙度降低，可在保证约瑟夫森结质量的前提下使后续形成的势垒材料层厚度得到有效降低，从而可在高临界电流密度下依然获得高质量的约瑟夫森结，突破现有临界电流密度越高质量越差的情况。
-
-
-
-
-
-
-
-
-
搜索结果
80 条记录 (耗时 0.061 秒)
