公开(公告)号：CN114944839B

公开(公告)日：2024-08-20

申请号：CN202210418870.5

申请日：2022-04-20

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 高小平 ,  任洁 ,  高茜 ,  王镇

IPC: H03K19/195 ,  G06N10/40

Abstract: 本发明提供一种接口电路，包括：第一约瑟夫森结，第一端连接第一电感的第一端和第二电感的第一端并接入第一偏置电流，第二端接地；第一电感的第二端接入超导时钟信号；第二电感的第二端连接第二约瑟夫森结的第一端；第二约瑟夫森结的第二端连接第三约瑟夫森结的第一端、第三电感的第一端及第四电感的第一端；第三约瑟夫森结的第二端接地；第三电感的第二端接入CMOS数据信号；第四电感的第二端连接第五电感的第一端并接入第二偏置电流；第五电感的第二端产生超导输出信号。通过本发明的接口电路，突破了传统设计，提供一种新的非归零CMOS‑RSFQ接口电路。

公开(公告)号：CN114186516A

公开(公告)日：2022-03-15

申请号：CN202010967350.0

申请日：2020-09-15

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 任洁 ,  乔琦 ,  高小平 ,  李秀婷 ,  杨若婷

IPC: G06F30/32 ,  G06F30/33 ,  G06F119/02

Abstract: 本发明提供一种超导数字电路单元库的硬件行为描述方法，包括：定义全局变量并进行程序初始化；并行执行待开发的超导数字电路单元中各超导器件触发动作的规则，基于各超导器件的触发条件实现相应触发动作，每一条规则仅包含一个超导器件的触发动作，各超导器件的触发条件包括信号的输入或前一超导器件的触发；基于各超导器件的触发动作输出相应的结果。本发明的超导数字电路单元库的硬件行为描述方法基于新型拆分式规则描述超导SFQ数字电路逻辑单元库，形成各自独立的规则，规则之间可以自由跳转或者并行运行，因此，能够适应更多的电路实际工作状况，从而提高参数提取准确程度，有效提升电路设计的可靠性。

公开(公告)号：CN113779924A

公开(公告)日：2021-12-10

申请号：CN202111093209.3

申请日：2021-09-17

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 杨树澄 ,  任洁 ,  高小平 ,  王镇

IPC: G06F30/394

Abstract: 本发明公开了一种超导集成电路的布线优化方法和装置、存储介质和终端，其中方法包括：基于待优化电路的版图信息和电路网表获取逻辑门坐标互连线，对所有坐标互连线进行布线运算，将布线成功的运算结果存储到预设数据库中，并将布线失败对应的坐标互连线添加到失败队列中；基于失败队列获取最优布线结果；再分别基于减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线和信号互连线进行优化，得到待优化电路的优化布线结果。本发明实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销。

公开(公告)号：CN110032792B

公开(公告)日：2022-11-11

申请号：CN201910278235.X

申请日：2019-04-09

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 王镇 ,  李秀婷 ,  高小平 ,  任洁 ,  应利良

IPC: G06F30/398

Abstract: 本发明提供一种超导数字电路设计方法，包括：基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表；对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表；对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计。通过本发明解决了现有采用单元库设计方法进行超导数字电路设计时，因同一超导数字单元电路后接不同负载而引起的超导数字电路时序分析准确性较低的问题。

公开(公告)号：CN114915395A

公开(公告)日：2022-08-16

申请号：CN202110178609.8

申请日：2021-02-09

Applicant: 中国科学院上海微系统与信息技术研究所 ,  北京大学

Inventor： 任洁 ,  严伟 ,  宋富 ,  高小平

IPC: H04L9/00

Abstract: 本发明提供一种超导抗旁路攻击加密装置及加密方法，所述超导抗旁路攻击加密装置包括：字节代换电路、行位移电路、列混淆电路、轮秘钥加电路以及时钟控制电路，所述时钟控制电路分别与所述字节代换电路、所述行位移电路、所述列混淆电路和所述轮秘钥加电路连接，用于对所述字节代换电路、所述行位移电路、所述列混淆电路和所述轮秘钥加电路进行时钟控制。本发明提出了一种抗旁路攻击的超导加密电路的设计，利用相位传递信息，解决了现有CMOS加密电路不能很好地实现抗旁路攻击的问题。

公开(公告)号：CN113095015A

公开(公告)日：2021-07-09

申请号：CN202110500919.7

申请日：2021-05-08

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 任洁 ,  杨树澄 ,  高小平 ,  王镇

IPC: G06F30/34 ,  G06F115/10

Abstract: 本发明的SFQ时序电路综合计算方法、系统以及终端，分别对SFQ逻辑门状态机的状态机描述分别进行解释以及编译获得该状态机的状态转移集合信息，并对所述状态转移集合信息分解为一或多个子状态机，并将各子状态机与SFQ逻辑单元库中的各单元门进行映射，并基于各子状态机的映射结果，对各子状态机进行重组，以获得SFQ时序逻辑电路结构。本发明利用了SFQ逻辑门自有的优势，直接完成从SFQ逻辑门状态机到SFQ时序电路的逻辑映射，减少了中间模拟CMOS逻辑门、组成CMOS时序状态机的两步操作，提高了SFQ时序电路的逻辑综合成功率以及对SFQ单元库的利用率，使SFQ时序电路的大规模自动化设计更加高效，并解决现有技术的问题。

公开(公告)号：CN111460749A

公开(公告)日：2020-07-28

申请号：CN202010326631.8

申请日：2020-04-23

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 高小平 ,  任洁 ,  乔琦 ,  王镇

IPC: G06F30/337

Abstract: 本发明提供一种超导数字单元的精细优化方法及电路，包括：1)对待优化的超导数字单元进行全局优化，得到对应的网表、激励信息；2)对超导数字单元中的各指标依次进行分组优化，若优化结果可接受则将优化后的参数更新至网表后进行下一指标的优化，否则直接执行下一指标的优化；3)将最终的优化结果更新至超导数字单元所在电路中，完成固化。本发明将精细优化的流程参数进行了分组考虑，省时且可以更好地收敛，更快地得到最优参数搭配；在得到某个可接受的参数后，无需更改电路图上元器件的参数、导出网表后再进行优化，而是直接在网表中修改该参数后进入下一优化环节，进一步缩减优化单元所消耗的时间，降低在多步操作中有可能带来的错误。

公开(公告)号：CN119892051A

公开(公告)日：2025-04-25

申请号：CN202311392054.2

申请日：2023-10-25

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 高小平 ,  任洁 ,  李楒琪 ,  高茜

IPC: H03K19/0175 ,  H03K19/094 ,  H03K19/0948 ,  H03K19/195

Abstract: 本发明提供一种新型CMOS/SFQ接口电路，包括互感接口模块和超导合路器；所述互感接口模块的输入端连接输入电流，用于将所述输入电流耦合至互感接口电路中产生耦合电流，所述输入电流为直流方波；所述耦合电流随着直流方波在上升沿的电流值增大到满足第一条件时，所述互感接口模块的第一输出端输出第一SFQ信号，所述耦合电流随着直流方波在下降沿的电流值增大到满足第二条件时，所述互感接口模块的第二输出端输出第二SFQ信号；所述超导合路器的第一输入端连接所述互感接口模块的第一输出端，所述超导合路器的第二输入端连接所述互感接口模块的第二输出端，所述超导合路器将所述第一SFQ信号或所述第二SFQ信号输出。本发明能够提高SFQ的工作频率。

公开(公告)号：CN113642280B

公开(公告)日：2024-06-14

申请号：CN202010345034.X

申请日：2020-04-27

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 任洁 ,  辛玲 ,  高小平 ,  王镇

IPC: G06F30/392 ,  G06F30/3953 ,  G06F30/398

Abstract: 本发明提供一种超导集成电路的布局方法，包括：基于标准单元库建立以器件管脚为数据主体的数据库，数据库包括时序及物理信息；基于数据库进行静态时序分析，得到每个管脚的时序信息；基于各管脚的时序信息及器件的逻辑深度确定各管脚的优先级，对优先级高的管脚进行直连，以构造初始布局结果；基于初始布局结果利用最小通道密度算法检查可布线性，若存在不可布线的通道，将挡住布线的器件移开，留出足够的布线空间后走线；否则直接走线。本发明的超导集成电路的布局方法实现了基于版图的静态时序分析算法，继而利用时序分析结果，考虑电路本身多种物理属性，完成自动布局，节省设计面积，同时布局结果无需额外走线资源。

公开(公告)号：CN117473914A

公开(公告)日：2024-01-30

申请号：CN202311457022.6

申请日：2023-11-03

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 任洁 ,  杨树澄 ,  高小平

IPC: G06F30/32 ,  G06F8/41 ,  G06F115/12

Abstract: 本发明提供一种数字集成电路的有限状态机提取方法和装置，方法至少包括对数字集成电路的硬件描述语言进行编译得到语法树；对所述语法树进行分析提取数字集成电路的数据流图；对所述数据流图进行处理得到与当前状态对应的状态转移表；对所述与当前状态对应的状态转移表进行处理得到有限状态机的输出映射表。相较于现有技术，本发明有限状态机的使用场景应用更广泛。