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公开(公告)号：CN114610138B
公开(公告)日：2023-08-08
申请号：CN202210230341.2
申请日：2022-03-10
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3234 , G06F1/3206
Abstract: 提供一种带宽控制单元，其用于包括多个数据处理单元的处理器芯片，所述多个数据处理单元通过总线对存储器进行访问，所述存储器包括优先级管理单元，所述带宽控制单元包括：第一温度判断模块，其用于接收所述多个数据处理单元的温度值，以及将所述温度值分别与相应的数据处理单元的温度阈值进行比较，并输出第一比较结果；以及优先级处理模块，其用于接收所述第一比较结果，以及根据所述第一比较结果调整所述多个数据处理单元中的一个或者多个的访存优先级；其中，所述优先级处理模块将调整后的访存优先级输出至所述存储器的优先级管理单元，以控制所述多个数据处理单元访存所述存储器的带宽。
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公开(公告)号：CN113298236B
公开(公告)日：2023-07-21
申请号：CN202110676008.X
申请日：2021-06-18
Applicant: 中国科学院计算技术研究所
IPC: G06N3/0464 , G06N3/063
Abstract: 本发明提供一种基于数据流结构的低精度神经网络计算装置，包括输入缓存区，输出缓存区、权重缓存区以及PE阵列，其中，PE阵列中的每个PE包括乘加部件，所述乘加部件以SIMD方式进行乘加运算。本发明还提供一种基于上述装置的低精度神经网络加速方法。本发明节省了计算资源，减少了访存带来的开销。
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公开(公告)号：CN112015473B
公开(公告)日：2023-06-27
申请号：CN202010719417.9
申请日：2020-07-23
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30 , G06F9/32 , G06N3/10 , G06N3/0464 , G06N3/0495 , G06N3/082
Abstract: 本发明提出一种基于数据流架构的稀疏卷积神经网络加速方法及系统。针对稀疏卷积应用，使用软件方式设计了一套指令共享检测装置和稀疏卷积加速方法。通过对编译器生成的指令进行检测和对比，标记所有指令中指令内容完全相同的指令，将这些指令的地址设置为相同的地址，实现稀疏卷积中指令共享，从而减少了指令加载对内存的访问，提升了稀疏卷积运行的时间。
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公开(公告)号：CN115686639A
公开(公告)日：2023-02-03
申请号：CN202211290962.6
申请日：2022-10-21
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供了一种应用于处理器的分支预测方法以及分支预测器，该分支预测方法包括：获取TAGE预测器对分支指令进行分支预测的第一中间参数以及第一预测值；获取GEHL预测器对所述分支指令进行分支预测的第二中间参数以及第二预测值；利用预设的组合预测器根据所述分支指令对应的PC值、第一中间参数、第一预测值、第二中间参数以及第二预测值中的指定比特位按照预定的规则重组确定多个子索引，并基于重组的多个子索引确定对应的第三预测值以及第三预测值的置信度；根据所述分支指令对应的PC值、第三预测值以及第三预测值的置信度生成查询索引，利用所述查询索引从预定的模式历史表中确定分支指令对应的最终预测值，从而提升分支预测的精度和处理器效率。
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公开(公告)号：CN115600658A
公开(公告)日：2023-01-13
申请号：CN202211208844.6
申请日：2022-09-30
Applicant: 中国科学院计算技术研究所(CN)
IPC: G06N3/0464 , G06N3/082 , G06N3/047
Abstract: 本发明提供一种应用于图神经网络训练的采样方法，用于在图神经网络训练过程中对图数据进行采样，所述采样方法包括：获取图数据中每个节点的所有邻居节点的存储位置，并以节点的所有邻居节点的存储位置随机排序构成该节点对应的邻居节点序列；基于得到的每个节点对应的邻居节点序列判断该节点的所有邻居节点是否符合集中分布；根据得到的每个节点的邻居节点的判断结果调整该节点被采样的概率，其中，将对应邻居节点符合集中的节点被采样的概率提高，将对应邻居节点不符合集中分布的节点被采样的概率降低；采用调整后的每个节点被采样的概率形成的概率分布对图数据进行采样。本发明减少了采样过程中的访存开销。
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Patent Agency Ranking
公开(公告)号：CN115098320A
公开(公告)日：2022-09-23
申请号：CN202210694431.7
申请日：2022-06-20
Applicant: 中国科学院计算技术研究所
IPC: G06F11/26
Abstract: 本发明提供一种基于FPGA验证SOC芯片DDR控制器的系统，包括：待验证的SOC芯片DDR控制器、DFI‑AXI桥、FPGA DDR控制器、FPGA DDR PHY和DDR颗粒。DFI‑AXI桥通过DFI接口与SOC芯片DDR控制器连接并且通过AXI接口与FPGA DDR控制器连接，DFI‑AXI桥用于执行DFI与AXI间的协议转换，从而在SOC芯片DDR控制器与FPGA DDR控制器之间进行交互；FPGA DDR控制器与FPGA DDR PHY通过FPGA内部总线连接，并且FPGA DDR PHY与DDR颗粒连接。本发明实现了在FPGA硬件原型验证平台上对SOC芯片DDR控制器的验证，提升了芯片流片的成功率。
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公开(公告)号：CN115016918A
公开(公告)日：2022-09-06
申请号：CN202210769041.1
申请日：2022-06-30
Applicant: 中国科学院计算技术研究所
IPC: G06F9/48 , G06F9/50 , G06F16/2455 , G06F16/2457
Abstract: 本发明实施例提供了一种用于数据流架构的计算设备的数据处理方法，所述计算设备包括多个计算节点和多个路由节点，每个计算节点用于调度执行指令槽中的指令，每个路由节点包括共享缓存，所述共享缓存用于缓存指令执行后的数据，共享缓存中指令执行后的数据被发送完毕后释放该数据占用的共享缓存空间，所述方法包括在计算节点执行如下操作：获取指令槽中所有处于就绪可执行状态的指令，对比获取到的所有指令被执行后的数据占用共享缓存后释放共享缓存空间的快慢，选择其中被执行后得到的数据占用的共享缓存空间被最快释放的优选指令进行执行。本发明每次选择当前能够最快释放共享缓存空间的优选指令进行执行，提升数据流架构的效率。
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公开(公告)号：CN114760241A
公开(公告)日：2022-07-15
申请号：CN202210461301.9
申请日：2022-04-28
Applicant: 中国科学院计算技术研究所
IPC: H04L45/16 , H04L45/74 , H04L47/6275 , H04L41/12
Abstract: 本发明提供了一种用于数据流架构的计算设备中的路由方法，计算设备包括多个处理单元和多个路由节点，每个处理单元直接连接一个路由节点并且被关联为该路由节点对应的本地处理单元，多个路由节点之间相互连接，方法包括：在每个路由节点，获取各方向发往本地处理单元的数据并为其中每个方向发来的数据分别维护相应的缓存队列，缓存队列为阻塞队列；在每个路由节点，确定各方向发往本地处理单元的数据对应的缓存队列中处于队列头部的数据包的供数优先级，以及根据供数优先级选择将多个队列中的一个队列的头部的数据包发送给本地处理单元，供数优先级与本地处理单元中需要该头部数据包中操作数的指令距离转为就绪状态还需到达的操作数个数相关。
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公开(公告)号：CN114637388A
公开(公告)日：2022-06-17
申请号：CN202210270118.0
申请日：2022-03-18
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3287 , G06F1/3237 , G06F9/38
Abstract: 本申请提供了面向数据流处理器的功耗控制方法及装置，其根据待执行程序的数据流图，将各个指令映射至数据流处理器中的多个处理单元；根据映射至每个处理单元的各个指令的类型，确定执行各指令所需的运算部件；以及通过时钟门控技术激活所需的运算部件。该申请的方案基于数据流处理器执行模式的特点并借助于时钟门控技术，实现了更细粒度的功耗控制，提升了整体执行效能比。
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公开(公告)号：CN111008133B
公开(公告)日：2021-04-27
申请号：CN201911205445.2
申请日：2019-11-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种粗粒度数据流架构执行阵列的调试装置，包括：执行阵列，包括多个执行单元，该执行单元根据程序的数据流图获取程序块，并根据调试命令对程序块进行断点调试以获取断点数据；该程序块为该程序以粗粒度进行划分的程序分块；处理器，用于生成该调试命令，并接收该断点数据；集中调试器，分别与该处理器和该执行阵列通讯连接，用于将该调试命令转发给对应的执行单元，以及将该断点数据转发给该处理器。
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