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公开(公告)号：CN108563604A
公开(公告)日：2018-09-21
申请号：CN201810377350.8
申请日：2018-04-24
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F13/42
Abstract: 本发明提供了一种PCS协议复用芯片和方法，该芯片包括：第一编码模块，用于对发送通路中的发送数据进行编码；第二编码模块，用于对发送通路中的发送数据进行编码；编码选择模块，用于接收所述第一使能信号线传输的第一使能信号，在第一使能信号的控制下利用第一编码模块或者利用第二编码模块对发送数据进行编码。本发明实施例能够在同一架构下，实现按照RapidIO PCS协议和1000Base-X PCS协议封装的数据的传输，节省了大量逻辑资源，减少了芯片的使用成本。
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公开(公告)号：CN108183762A
公开(公告)日：2018-06-19
申请号：CN201711456444.6
申请日：2017-12-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 陶常勇 , 刘勤让 , 杨镇西 , 宋克 , 沈剑良 , 吕平 , 朱珂 , 汪欣 , 谭力波 , 付豪 , 张楠 , 陈艇 , 黄雅静 , 李沛杰 , 张帆 , 李宏 , 刘长江
IPC: H04J3/06
CPC classification number: H04J3/0638
Abstract: 本发明提供了一种RapidIO网络系统和RapidIO网络系统的时间同步方法；其中，该系统包括交换设备和端点设备，端点设备中的至少一个端点设备连接有授时服务器；与授时服务器连接的端点设备在授时服务器的触发下发送多播事件控制符，并向授时服务器获取当前的时间信息，以广播方式发送时间信息；其它端点设备根据接收到多播事件控制符的第一时间、接收到时间信息的第二时间和时间信息调整本地时钟，以使本地时钟与授时服务器同步。本发明通过在系统中的一个端点设备上连接授时服务器，并通过多播事件控制符和该授时服务器提供的时间信息使网络内各端点设备时间同步，该方式不必改变RapidIO底层网络结构，实现简单且性能可靠。
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公开(公告)号：CN110297797B
公开(公告)日：2021-05-04
申请号：CN201910601318.8
申请日：2019-07-04
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种异构协议转换装置和方法，其中，该装置中的第一控制器对第一通信接口发送的PCIE格式的数据包进行PCIE协议解析；映射器对PCIE格式的数据包进行包解析；根据负载数据对PCIE格式的数据包进行切分处理；根据第一包头信息对PCIE格式的数据包进行包头映射；将负载数据和第二包头信息进行RapidIO格式的封包处理，得到数据包；第二控制器对RapidIO协议物理层格式的数据包进行RapidIO协议封装，得到RapidIO数据包，并将其发送至第二通信接口。本发明提高了协议转换的效率，且可扩展性好，便于后期更新维护。
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公开(公告)号：CN108595369B
公开(公告)日：2020-08-25
申请号：CN201810399675.6
申请日：2018-04-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 王元磊 , 刘勤让 , 宋克 , 沈剑良 , 吕平 , 杨镇西 , 陶常勇 , 王封 , 朱珂 , 汪欣 , 李沛杰 , 黄雅静 , 刘长江 , 杨堃 , 付豪 , 张楠 , 陈艇 , 何丽丽
Abstract: 本发明提供了一种算式并行计算装置及方法，所述装置中的主处理器通过多条AXI总线与协处理器连接；主处理器用于确定待处理算式中的运算数据及算式附加信息，运算数据包括：相乘子算式、待与乘积结果进行求和运算的第三数据和待与求和结果进行乘法运算的尾数数据，相乘子算式包括第一数据和第二数据，将运算数据及算式附加信息通过多条AXI总线并行发送给协处理器；协处理器用于对从多条AXI总线接收的第一数据和第二数据分别同时进行乘法运算，基于算式附加信息对同一个待处理算式所对应的乘积结果、第三数据和尾数数据进行计算，得到计算结果，达到实现多路运算数据的并行处理，实现多任务分时并行处理，提高并行计算的效率的技术效果。
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公开(公告)号：CN108563604B
公开(公告)日：2020-07-10
申请号：CN201810377350.8
申请日：2018-04-24
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F13/42
Abstract: 本发明提供了一种PCS协议复用芯片和方法，该芯片包括：第一编码模块，用于对发送通路中的发送数据进行编码；第二编码模块，用于对发送通路中的发送数据进行编码；编码选择模块，用于接收所述第一使能信号线传输的第一使能信号，在第一使能信号的控制下利用第一编码模块或者利用第二编码模块对发送数据进行编码。本发明实施例能够在同一架构下，实现按照RapidIO PCS协议和1000Base‑X PCS协议封装的数据的传输，节省了大量逻辑资源，减少了芯片的使用成本。
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Patent Agency Ranking
公开(公告)号：CN110222000A
公开(公告)日：2019-09-10
申请号：CN201910546417.0
申请日：2019-06-21
Applicant: 天津市滨海新区信息技术创新中心 , 天津芯海创科技有限公司
IPC: G06F13/40
Abstract: 本发明提供了一种AXI stream数据帧总线合路装置，涉及数字通信的技术领域，包括：多级寄存器，数据指示器，准备信号生成器，多路选择器，数据传输指示器；多路选择器用于获取任意一个主设备发送的第一指示信号和待传输数据，并将获取到的指示信号和待传输数据写入多级寄存器；多级寄存器用于存储任意一个主设备发送的第一指示信号和待传输数据，并将第一指示信号和待传输数据发送给从设备；数据指示器用于生成第二指示信号；数据传输指示器用于生成第三指示信号；准备信号生成器用于生成各个主设备的准备信号，以及获取从设备发送的准备信号。解决了现有的AXI stream数据帧总线合路装置在多个主设备向从设备传输数据时的效率较低技术问题。
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公开(公告)号：CN109189792A
公开(公告)日：2019-01-11
申请号：CN201811061917.7
申请日：2018-09-12
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F16/22 , G06F16/2455
Abstract: 本发明提供了一种并行Hash查表架构及方法，包括：查表Hash键值KEY，根据需要确定bit位宽；n个Hash函数，各自选择不同的表达式；n个ram，各自独立，与Hash函数一一对应；Compare对比模块，同时完成n个ram查表结果和查表键值KEY的对比，并根据对比结果得到正确的查表内容；其中，每个Hash函数对应深度不同的ram。本发明能够有效的解决现有技术中查找性能差的问题，不再需要多次循环比对、再Hash计算，也不需要多次读取RAM空间，从而大大压缩查表的时间，提高了Hash查找的效率。
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公开(公告)号：CN108667825A
公开(公告)日：2018-10-16
申请号：CN201810377349.5
申请日：2018-04-24
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种PCS协议复用芯片和方法，该芯片包括：所述第一编码模块，用于对发送通路中的发送数据进行编码；所述第二编码模块，用于对发送通路中的发送数据进行编码；所述第三编码模块，用于对发送通路中的发送数据进行编码；所述编码选择模块，用于接收所述第一使能信号线传输的第一使能信号，在所述第一使能信号的控制下利用所述第一编码模块、利用所述第二编码模块或者利用所述第三编码模块对所述发送数据进行编码。本发明实施例能够在同一架构下，实现按照RapidIO PCS协议和Fiber Channel PCS协议封装的数据的传输，节省了大量逻辑资源，减少了芯片的使用成本。
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公开(公告)号：CN108647007A
公开(公告)日：2018-10-12
申请号：CN201810400084.6
申请日：2018-04-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F7/57
Abstract: 本发明提供了一种运算系统及芯片，该系统包括读写控制模块、算式规则控制器、排序器、算式生成器和调度算粒模块：算式规则控制器从预先加载的配置信息中获取运算数据的存储地址和运算符号；算式生成器根据存储地址，从读写控制模块中读取运算数据；调度算粒模块调取运算符号对应的运算器，对运算数据进行运算，将运算结果保存至读写控制模块；排序器对运算结果的存储地址进行排序和计数，得到计数结果；算式规则控制器根据计数结果确定下一个运算数据的存储地址。本发明通过配置信息可以在系统架构不变的情况下实时重构算法功能，提高了运算系统的灵活性和资源复用率；通过算粒调度的方式实现运算指令的并行执行，提高了系统的计算能力。
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公开(公告)号：CN108521430A
公开(公告)日：2018-09-11
申请号：CN201810375600.4
申请日：2018-04-24
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04L29/06
Abstract: 本发明提供了一种双协议复用芯片和双协议复用方法，属于网络通信技术领域。其中，双协议复用芯片包括：支持16G Fiber Channel PCS协议的第一编码模块，支持10.3125G Serial RapidIO PCS协议的第二编码模块，分别与第一编码模块和第二编码模块连接的编码选择模块，支持16G Fiber Channel PCS协议的第一解码模块，支持10.3125G Serial RapidIO PCS协议的第二解码模块，分别与第一解码模块和第二解码模块连接的解码选择模块，编码选择模块接第一使能信号线，解码选择模块接第二使能信号线。本发明实施例提供的双协议复用芯片和双协议复用方法，能够在同一架构下，实现按照16G Fiber Channel PCS协议和10.3125G Serial RapidIO PCS协议封装的数据的传输，节省了大量逻辑资源，减少了芯片的使用成本。
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