公开(公告)号：CN1153297C

公开(公告)日：2004-06-09

申请号：CN97111194.4

申请日：1997-05-16

Applicant: 三菱电机株式会社

Inventor： 飞田洋一

IPC: H01L27/108 ,  H01L27/04

CPC classification number: H01L28/82 ,  H01L27/108

Abstract: 目的旨在提高电容元件的面积效率。将具有和存储单元电容及存储节点相同的结构的导电层(6a1～6an)相互分离地配置并且共同与第3导电层(14a)以导电方式连接。在这些第1导电层上通过电容绝缘膜(17a)形成与存储单元电容的单元板相当的第2导电层(9a)。第1导电层与第2导电层相对的表面面积增大，在有限的面积内形成多个并联的单位电容元件，从而可以实现面积效率优异的电容元件。

公开(公告)号：CN1153220C

公开(公告)日：2004-06-09

申请号：CN97110944.3

申请日：1997-03-01

Applicant: 三菱电机株式会社

Inventor： 市村彻 ,  冲本裕美 ,  林越正纪 ,  飞田洋一

IPC: G11C11/40

CPC classification number: G06F11/2007 ,  G11C8/08 ,  G11C8/10 ,  G11C29/70 ,  G11C29/832

Abstract: 本发明针对在由异物等而在列选择线CSL中发生断线的情况下，断线的对方处于不定状态，而引起存储器单元的多段选择，导致误操作的问题，由于提供了具有被配置在多个位线B和多个字线WL的交点上的存储器单元5的存储器单元阵列，选择字线WL的行解码器和将选择信号供给选择位线B的传输门6、7，所以在具有选择被连接于传输门6、7上的列选择线CSL的列解码器的半导体存储装置中，设置了将非选择时的列选择线CSL固定在预定电位上的钳位电路8。在这里，钳位电路受控于激活列解码器的控制信号。

公开(公告)号：CN1113414C

公开(公告)日：2003-07-02

申请号：CN97122652.0

申请日：1997-11-26

Applicant: 三菱电机株式会社

Inventor： 飞田洋一

IPC: H01L27/08

CPC classification number: H01L27/108 ,  G11C5/146

Abstract: 一种半导体集成电路装置，能使MOS晶体管的栅-源/漏之间施加的电压小，能确保栅极绝缘膜的可靠性。它备有：多个存储单元；对应于各行配置的多条字线；将该字线驱动到选择状态的行选择装置；及将偏压加到衬底区上的偏压施加装置。偏压施加装置包括在激活期间将第1偏压加在上述衬底区域上，在备用期间将与第1偏压极性不同的第2偏压加在衬底区域上的装置。第2偏压和第1电源电压之差的绝对值与驱动电压和第2电源电压之差的绝对值相等。

公开(公告)号：CN1195196A

公开(公告)日：1998-10-07

申请号：CN97122652.0

申请日：1997-11-26

Applicant: 三菱电机株式会社

Inventor： 飞田洋一

IPC: H01L27/08

CPC classification number: H01L27/108 ,  G11C5/146

Abstract: 一种半导体集成电路装置,能使MOS晶体管的栅－源/漏之间施加的电压小,能确保栅极绝缘膜的可靠性。它备有:多个存储单元;对应于各行配置的多条字线;将该字线驱动到选择状态的行选择装置;及将偏压加到衬底区上的偏压施加装置。偏压施加装置包括在激活期间将第1偏压加在上述衬底区域上,在备用期间将与第1偏压极性不同的第2偏压加在衬底区域上的装置。第2偏压和第1电源电压之差的绝对值与驱动电压和第2电源电压之差的绝对值相等。

公开(公告)号：CN1169594A

公开(公告)日：1998-01-07

申请号：CN97111194.4

申请日：1997-05-16

Applicant: 三菱电机株式会社

Inventor： 飞田洋一

IPC: H01L27/108 ,  H01L27/04

CPC classification number: H01L28/82 ,  H01L27/108

Abstract: 目的旨在提高电容元件的面积效率。将具有和存储单元电容及存储节点相同的结构的导电层(6al—6an)相互分离地配置并且共同与第3导电层(14a)以导电方式连接。在这些第1导电层上通过电容绝缘膜(17a)形成与存储单元电容的单元板相当的第2导电层(9a)。第1导电层与第2导电层相对的表面面积增大,在有限的面积内形成多个并联的单位电容元件,从而可以实现面积效率优异的电容元件。

公开(公告)号：CN1169016A

公开(公告)日：1997-12-31

申请号：CN97110944.3

申请日：1997-03-01

Applicant: 三菱电机株式会社

Inventor： 市村彻 ,  冲本裕美 ,  林越正纪 ,  飞田洋一

IPC: G11C11/40

CPC classification number: G06F11/2007 ,  G11C8/08 ,  G11C8/10 ,  G11C29/70 ,  G11C29/832

Abstract: 本发明针对在由异物等而在列选择线CSL中发生断线的情况下，断线的对方处于不定状态，而引起存储器单元的多段选择，导致误操作的问题，由于提供了具有被配置在多个位线B和多个字线WL的交点上的存储器单元5的存储器单元阵列，选择字线WL的行解码器和将选择信号供给选择位线B的传输门6、7，所以在具有选择被连接于传输门6、7上的列选择线CSL的列解码器的半导体存储装置中，设置了将非选择时的列选择线CSL固定在预定电位上的钳位电路8。在这里，钳位电路受控于激活列解码器的控制信号。

公开(公告)号：CN1162818A

公开(公告)日：1997-10-22

申请号：CN97102674.2

申请日：1997-02-27

Applicant: 三菱电机株式会社

Inventor： 飞田洋一

IPC: G11C11/403

CPC classification number: G11C5/146 ,  G11C11/4074

Abstract: 在数据保持方式下，存储单元阵列(100)中基片区的电位被固定在与正常方式下的相同的电平，并且使加到外围电路的基片区的偏压的绝对值大于正常工作方式下的对应值。当工作方式改变时，存储单元晶体管基片电位不变，因此存储单元的存储节点上的电位不变，从而可靠地保持存储数据。外围电路中MOS晶体管的阈电压的绝对值加大，并且子阈值电流减小。在半导体存储器的数据保持方式下，在不对存储数据产生有害影响的情况下减小了电流消耗。

公开(公告)号：CN101221818B

公开(公告)日：2011-08-10

申请号：CN200710300398.0

申请日：2007-09-30

Applicant: 三菱电机株式会社

Inventor： 飞田洋一

IPC: G11C19/28 ,  G09G3/36

CPC classification number: G11C19/28

Abstract: 本发明提供一种可高速动作的移位寄存器电路。该移位寄存器电路包括：将时钟信号CLK供给第一输出端子OUT的晶体管Q1；将第一输出端子OUT进行放电的晶体管Q2；将上述时钟信号CLK供给第二输出端子OUTD的晶体管QD1；以及，将第二输出端子OUTD进行放电的晶体管QD2。晶体管Q1，QD1的栅极共同连接到节点N1，晶体管Q2，QD2的栅极共同连接到节点N2。节点N1的充电是通过连接在该节点N1和第一输入端子IN之间且栅极连接到第二输入端子IND的晶体管Q3来实施的。

公开(公告)号：CN101064194B

公开(公告)日：2010-06-23

申请号：CN200710101889.2

申请日：2007-04-25

Applicant: 三菱电机株式会社

Inventor： 飞田洋一

IPC: G11C19/00 ,  G11C19/28 ,  G09G3/36

CPC classification number: G11C19/28

Abstract: 本发明涉及一种移位寄存器电路及具备该电路的图像显示装置。在可使信号双向移位的移位寄存器中，防止晶体管的漏泄电流引起的误动作。双向单位移位寄存器具备：时钟端子(CK)和输出端子(OUT)之间的晶体管(Q1)；将输出端子(OUT)进行放电的晶体管(Q2)；相对于晶体管Q1的栅极节点即第一节点分别供给彼此互补的第一及第二电压信号(Vn)、(Vr)的晶体管(Q3)、(Q4)。另外，还具备：将第一节点进行放电的晶体管(Q5)，该晶体管(Q5)具有与晶体管(Q2)的栅极节点即第二节点连接的栅极。

公开(公告)号：CN100525086C

公开(公告)日：2009-08-05

申请号：CN02827445.8

申请日：2002-11-26

Applicant: 三菱电机株式会社

Inventor： 飞田洋一

IPC: H03F3/45 ,  H03F3/30 ,  H03F3/34

CPC classification number: H03F3/26 ,  H03F3/30 ,  H03F3/4521 ,  H03F3/45762 ,  H03F2203/45648

Abstract: 本发明的驱动电路(1)包括：被连接在电源电位(VDD)的线和输出节点(N2)之间的第1N型晶体管(10)；被连接在电源电位(VDD)的线和第1N型晶体管(10)的栅极之间的P型晶体管(8)；在第1N型晶体管(10)的栅极和规定的节点(N9)之间连接成二极管的第2N型晶体管(9)；使规定的节点(9)的电位(VM)与输入电位(VI)一致那样地控制P型晶体管(8)的栅极电位的差动放大电路(2)。