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公开(公告)号：CN107579065B
公开(公告)日：2024-01-05
申请号：CN201710959610.8
申请日：2017-10-16
申请人： 湖南静芯微电子技术有限公司
IPC分类号： H01L27/02
摘要： 本发明公开了一种高维持电压可控硅静电防护器件，包括P型衬底；P型衬底内从左至右设有N型深阱和P型深阱，且N型深阱和P型深阱连接在一起；所述N型深阱设有纵向排列的第一P+注入区和第一N+注入区，且第一N+注入区位于第一P+注入区正前方；所述P型深阱设有纵向排列的第二P+注入区和第二N+注入区，且第二N+注入区位于第二P+注入区正前方；所述第一P+注入区与第一N+注入区连接阳极，第二P+注入区和第二N+注入区连接阴极。本发明在不增加SCR器件面积的同时有效地提高了SCR的维持电压，能够满足片上集成静电防护器件在尽可能小的芯片面积内达到最佳鲁棒性的要求。
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公开(公告)号：CN108520875B
公开(公告)日：2023-08-22
申请号：CN201810578321.8
申请日：2018-06-07
申请人： 湖南静芯微电子技术有限公司
IPC分类号： H01L27/06 , H01L23/60 , H01L29/747
摘要： 本发明公开了一种高维持电压NPNPN型双向可控硅静电防护器件，包括P型衬底；P型衬底中设有N型埋层；N型埋层上设有第一N型深阱、高压N阱、第二N型深阱；高压N阱上设有第一N阱、第一P阱、第二N阱、第二P阱、第三N阱、第三P阱和第四N阱；第一P阱内设有第一P+注入区、第一N+注入区、第二N+注入区；第三P阱内设有第三N+注入区、第四N+注入区、第二P+注入区。本发明在两个N阱之间加入一个P阱，P阱的厚度刚好与左右两边的N阱耗尽而形成具有一定电阻的通路，能够使得双向SCR结构在雪崩击穿导通后具有一个较高的维持电压，有效的防止静电释放器件在导通后因维持电压低而锁住的问题。
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公开(公告)号：CN113764401A
公开(公告)日：2021-12-07
申请号：CN202010489554.8
申请日：2020-06-02
申请人： 湖南静芯微电子技术有限公司
IPC分类号： H01L27/02 , H01L29/06 , H01L21/332 , H01L29/74 , H01L29/747
摘要： 本发明公开了一种非对称带栅双向可控硅静电防护器件及其制作方法，包括P型衬底；P型衬底中设有N型埋层；第二N型深阱上有第一N阱，第三N型深阱上有第二N阱；第一N阱和第二N型深阱不等宽，第二N阱和第三N型深阱不等宽；第一P阱上有第一P+注入；第二P阱上有第二P+注入、第一N+注入和第一栅极；第三P阱上有第二栅极、第三栅极和第三P+注入、第二N+注入；第四P阱上有第四栅极和第四P+注入；第一栅极在第二P阱右侧，第二栅极和第三栅极分别在第三P阱左侧和右侧，第四栅极在第四P阱左侧；第一P阱、第二P阱与第四P阱中六个电极均连接在一起作为器件的阴极，第三P阱中四个电极均连接在一起作为器件的阳极。
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公开(公告)号：CN109994466A
公开(公告)日：2019-07-09
申请号：CN201910246694.X
申请日：2019-03-29
申请人： 湖南静芯微电子技术有限公司
摘要： 本发明公开了一种低触发高维持可控硅静电防护器件，包括P型衬底；P型衬底上设有N型深阱；N型深阱中从左至右设有P阱和N阱；P阱中从左至右设有第一P+注入区、第一N+注入区；P阱和N阱之间设有第二N+注入区；N阱中从左至右设有第三N+注入区和第二P+注入区；第二N+注入区与第三N+注入区之间用导线串联一个电阻和N型MOS管，N型MOS管的衬底接地，N型MOS管的栅接ESD侦测电路。本发明通过外接电路，为寄生PNP三极管的基区提供触发电流，使得寄生PNP更易开启，则SCR泄放路径也更易开启；另外，re由侦测电路控制，不会导致器件正常工作时被误触发。
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公开(公告)号：CN107579065A
公开(公告)日：2018-01-12
申请号：CN201710959610.8
申请日：2017-10-16
申请人： 湖南静芯微电子技术有限公司
IPC分类号： H01L27/02
摘要： 本发明公开了一种高维持电压可控硅静电防护器件，包括P型衬底；P型衬底内从左至右设有N型深阱和P型深阱，且N型深阱和P型深阱连接在一起；所述N型深阱设有纵向排列的第一P+注入区和第一N+注入区，且第一N+注入区位于第一P+注入区正前方；所述P型深阱设有纵向排列的第二P+注入区和第二N+注入区，且第二N+注入区位于第二P+注入区正前方；所述第一P+注入区与第一N+注入区连接阳极，第二P+注入区和第二N+注入区连接阴极。本发明在不增加SCR器件面积的同时有效地提高了SCR的维持电压，能够满足片上集成静电防护器件在尽可能小的芯片面积内达到最佳鲁棒性的要求。
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公开(公告)号：CN105374815B
公开(公告)日：2017-12-26
申请号：CN201510915075.7
申请日：2015-12-10
申请人： 湖南静芯微电子技术有限公司
摘要： 本发明公开了一种基于硅平面工艺、NPNPN型高维持电压、高峰值电流、可双向箝位瞬态过压的双向瞬态电压抑制器件，包括P型衬底，P型衬底上设有N型深阱；所述N型深阱内设有第一P阱、第一N阱、第二P阱；第一P阱内从左到右依次设有第一P+注入区、第一N+注入区、第二N阱、第二N+注入区，第二N+注入区横跨第一P阱和第一N阱；第二P阱内从左到右依次设有第三N+注入区、第三N阱、第四N+注入区、第五P+注入区，第三N+注入区横跨第二P阱和第一N阱；所述第一P+注入区与第一N+注入区连接阳极；所述第四N+注入区和第二P+注入区连接到阴极。该器件可用于信号电平为‑5V‑＋5V芯片引脚的瞬态过压抑制。
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公开(公告)号：CN215815876U
公开(公告)日：2022-02-11
申请号：CN202121550553.6
申请日：2021-07-08
申请人： 湖南静芯微电子技术有限公司
IPC分类号： H01L27/02 , H01L21/822
摘要： 本实用新型实施例提供一种GGNMOS静电防护器件，包括：P型衬底、N型埋层、第一N型深阱、第二N型深阱与第一P型阱；第一N型深阱、第二N型深阱上还设有第一N+注入区、第四N+注入区；第一P型阱上设有P型半导体衬底以及第一NMOS的栅区、源区以及漏区，其中，第一NMOS的漏区被加宽；第一N型深阱、第二N型深阱以及第一N+注入区、第四N+注入区与N型埋层构成N型隔离带；P型半导体衬底与第一NMOS的源区连接在一起并作为器件的阴极，第一NMOS的漏区与第一N型深阱、第二N型深阱上的第一N+注入区、第四N+注入区连接在一起并作为器件的阳极；第一NMOS的栅区位于第二N+与第三N+注入区之间；第一NMOS的栅区接第一PMOS和电容C以及反相器的耦合电路。
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公开(公告)号：CN208189589U
公开(公告)日：2018-12-04
申请号：CN201820882947.3
申请日：2018-06-07
申请人： 湖南静芯微电子技术有限公司
IPC分类号： H01L27/06 , H01L23/60 , H01L29/747
摘要： 本实用新型公开了一种高维持电压NPNPN型双向可控硅静电防护器件，包括P型衬底；P型衬底中设有N型埋层；N型埋层上设有第一N型深阱、高压N阱、第二N型深阱；高压N阱上设有第一N阱、第一P阱、第二N阱、第二P阱、第三N阱、第三P阱和第四N阱；第一P阱内设有第一P+注入区、第一N+注入区、第二N+注入区；第三P阱内设有第三N+注入区、第四N+注入区、第二P+注入区。本实用新型在两个N阱之间加入一个P阱，P阱的厚度刚好与左右两边的N阱耗尽而形成具有一定电阻的通路，能够使得双向SCR结构在雪崩击穿导通后具有一个较高的维持电压，有效的防止静电释放器件在导通后因维持电压低而锁住的问题。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN207250515U
公开(公告)日：2018-04-17
申请号：CN201721329415.9
申请日：2017-10-16
申请人： 湖南静芯微电子技术有限公司
IPC分类号： H01L27/02
摘要： 本实用新型公开了一种高维持电压可控硅静电防护器件，包括P型衬底；P型衬底内从左至右设有N型深阱和P型深阱，且N型深阱和P型深阱连接在一起；所述N型深阱设有纵向排列的第一P+注入区和第一N+注入区，且第一N+注入区位于第一P+注入区正前方；所述P型深阱设有纵向排列的第二P+注入区和第二N+注入区，且第二N+注入区位于第二P+注入区正前方；所述第一P+注入区与第一N+注入区连接阳极，第二P+注入区和第二N+注入区连接阴极。本实用新型在不增加SCR器件面积的同时有效地提高了SCR的维持电压，能够满足片上集成静电防护器件在尽可能小的芯片面积内达到最佳鲁棒性的要求。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN207183270U
公开(公告)日：2018-04-03
申请号：CN201721140240.7
申请日：2017-09-07
申请人： 湖南静芯微电子技术有限公司
IPC分类号： H01L27/02
摘要： 本实用新型公开了一种嵌入无沟道型LDPMOS的双向可控硅静电防护器件，包括：P型衬底；形成于P型衬底上的第一N型深阱和第二N型深阱；设置于P型衬底上的P阱；位于第一N型深阱、第二N型深阱和P阱的八个掺杂区：第一N+注入区、第一P+注入区、第一Poly注入层、第二P+注入区，第三P+注入区、第二Poly注入层、第四P+注入区、第二N+注入区，第二P+注入区横跨第一N型深阱和P阱，第一Poly注入层跨接在第一P+注入区上但是没有跨接在第二P+注入区上；第三P+注入区横跨第二N型深阱和P阱，第二Poly注入层跨接在第四P+注入区上但是没有跨接在第三P+注入区上。本实用新型通过嵌入无沟道型LDPMOS可在降低器件触发电压的同时增强器件泄放静电的能力，且具有双向泄放静电的能力。(ESM)同样的发明创造已同日申请发明专利
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