一种极性码的译码方法及装置

    公开(公告)号:CN105340183A

    公开(公告)日:2016-02-17

    申请号:CN201380077830.8

    申请日:2013-10-26

    发明人: 曾雁星 沈建强

    IPC分类号: H03M13/00

    摘要: 本发明实施例提供一种极性码的译码方法及装置。所述方法包括:获取由输入映射序列进行编码后在信道上输出的接收序列和校验矩阵;根据接收序列和校验矩阵进行Trellis路径搜索,并计算输入映射序列对应的Trellis路径似然信息;根据输入映射序列对应的Trellis路径似然信息计算输入映射序列对应的判决值;按预设的映射关系对输入映射序列对应的判决值进行解映射,得到译码序列。输入映射序列为按预设的映射关系对输入序列进行映射得到的序列,输入映射序列从属于有限域GF(q),q=2m,m为大于1的正整数,在进行极性码译码时,进行Trellis路径搜索,计算判决值,再解映射,可同时降低最大list值,且大幅降低平均list值。

    一种用于数据传输差错控制的嵌套CRC码生成方法及装置

    公开(公告)号:CN102946297B

    公开(公告)日:2015-06-17

    申请号:CN201210446605.4

    申请日:2012-11-10

    发明人: 周文利 段斌斌

    IPC分类号: H04L1/00

    摘要: 本发明公开了一种用于数据传输差错控制的嵌套CRC码生成方法,包括:对待计算数据进行分段,根据数据类型为各数据段分配所需CRC码计算通道,各计算通道进行CRC码计算,对计算得到的各CRC子码进行排序。根据实际需要,排序后的CRC子码可直接送入最终的CRC码计算通道,也可作为新的待计算数据,多次重复上述CRC子码计算再送入最终的CRC码计算通道生成嵌套CRC码。本发明还公开了一种嵌套CRC码生成装置,包括数据分段模块、计算通道选择模块、多通道CRC码计算模块、数据排序模块、寄存器、计数器、数据分配器、单通道CRC码计算模块。本发明的装置计算速度快,灵活性好,并且采用本发明的方法,因此所需存储容量小、纠错能力强,适用的范围广。

    用于校正包括邻近2比特错误的3比特错误的电路和方法

    公开(公告)号:CN103886915A

    公开(公告)日:2014-06-25

    申请号:CN201310757389.X

    申请日:2013-12-19

    IPC分类号: G11C29/42

    摘要: 本发明涉及用于校正包括邻近2比特错误的3比特错误的电路和方法。提出了一种用于相对于代码字v=v1,...,vn校正可能错误的二进制字v’=v1’,...,vn’中的错误、特别是包含邻近2比特错误(区间错误)的3比特错误的电路。该电路包括校正子生成器和解码器。使用修改的BCH码,其中第一BCH码子矩阵的n’个列向量被配对作为列向量对,使得每个列向量对的两个列向量的逐分量的异或组合产生相同的列向量K,所述列向量K与第一BCH子矩阵的所有列向量不同。第二BCH子矩阵包括根据Galois域算法作为第一BCH子矩阵的列向量的三次幂的对应列向量。可以针对第一和第二子矩阵的列检查由校正子生成器所生成的校正子。

    混合极性码的生成方法和生成装置

    公开(公告)号:CN103684477A

    公开(公告)日:2014-03-26

    申请号:CN201210356670.8

    申请日:2012-09-24

    发明人: 李斌 沈晖

    IPC分类号: H03M13/15

    摘要: 本发明实施例提供一种混合Polar码的生成方法和生成装置。该方法包括:获取N×N的第一矩阵和含N个比特的序列,其中N为混合Polar码的码长,第一矩阵的N个行对应于该序列中的N个比特,N为正整数;确定N个比特的可靠性并确定第一矩阵的N个行的重量;根据N个比特的可靠性和第一矩阵的N个行的重量,选择N个比特中的K个比特作为信息比特或选择第一矩阵的K个行构成用于编码的K×N的第二矩阵,以按照信息比特的位置或者按照第二矩阵对信息比特序列进行编码生成混合Polar码;K为待编码的信息比特序列的长度并且不大于N。本发明实施例不仅考虑可靠性,还考虑比特对应的第一矩阵的行的重量,从而能够改善Polar码的性能。