一种面积优化的串行浮点超越函数计算装置及处理器

    公开(公告)号:CN118092854B

    公开(公告)日:2024-07-19

    申请号:CN202410510689.6

    申请日:2024-04-26

    Abstract: 本发明提供了一种面积优化的串行浮点超越函数计算装置及处理器,该装置包括:初始化单元、控制单元、存储单元、运算单元、输出选择单元;初始化单元接收外界输入至所述计算装置的浮点输入数据和指令控制信号,输出经过初始化后的数据并发送至控制单元;控制单元连接存储单元及运算单元;所述控制单元基于超越函数的约束条件,将不同数据选择性地输入至运算单元,同时控制单元还判断当前迭代是否收敛;运算单元用于进行浮点迭代运算,并输出迭代反馈数据,以及根据收敛信号,进行浮点缩放运算,输出完成缩放后的数据至输出选择单元;输出选择单元基于指令控制信号,输出运算结果。本方案实现硬件资源复用,减小了芯片面积,降低资源消耗。

    一种面积优化的串行浮点超越函数计算装置及处理器

    公开(公告)号:CN118092854A

    公开(公告)日:2024-05-28

    申请号:CN202410510689.6

    申请日:2024-04-26

    Abstract: 本发明提供了一种面积优化的串行浮点超越函数计算装置及处理器,该装置包括:初始化单元、控制单元、存储单元、运算单元、输出选择单元;初始化单元接收外界输入至所述计算装置的浮点输入数据和指令控制信号,输出经过初始化后的数据并发送至控制单元;控制单元连接存储单元及运算单元;所述控制单元基于超越函数的约束条件,将不同数据选择性地输入至运算单元,同时控制单元还判断当前迭代是否收敛;运算单元用于进行浮点迭代运算,并输出迭代反馈数据,以及根据收敛信号,进行浮点缩放运算,输出完成缩放后的数据至输出选择单元;输出选择单元基于指令控制信号,输出运算结果。本方案实现硬件资源复用,减小了芯片面积,降低资源消耗。

    基于RISC-V浮点超越函数指令集扩展方法及装置

    公开(公告)号:CN118092853A

    公开(公告)日:2024-05-28

    申请号:CN202410510687.7

    申请日:2024-04-26

    Abstract: 本发明提供了基于RISC‑V浮点超越函数指令集扩展方法及装置,该装置包括:基于RISC‑V架构的处理器;所述处理器包括程序计数器、译码模块、多个执行单元、加载存储模块、寄存器堆、指令存储器和数据存储器;多个执行单元包括CORDIC单元和FPU单元;多个执行单元接收译码模块发送的指令控制信号,以执行超越函数的CORDIC浮点运算;CORDIC单元采用并行的浮点融合乘加、浮点加法、浮点乘法电路迭代结构;采用2行并行的浮点乘法电路缩放结构。本方案压缩了超越函数计算的指令数量,提高了编译速度,采用IEEE‑754标准的浮点数据格式,计算精度高,计算范围大。

    一种宏单元和可编程逻辑块分阶段优化的FPGA全局布局方法

    公开(公告)号:CN117556760B

    公开(公告)日:2024-04-05

    申请号:CN202410043988.3

    申请日:2024-01-12

    Inventor: 刘洋 蔡刚 魏育成

    Abstract: 本发明提供了一种宏单元和可编程逻辑块分阶段优化的FPGA全局布局方法。包括宏单元布局块和可编程逻辑块布局块,全局布局方法主要包括获取所有布局块的初始坐标位置,找到可编程逻辑块的所有拥挤区域,对拥挤区域进行扩展,使每个区域满足资源需求,对区域内的可编程逻辑块分配坐标位置,然后采用最小二分图匹配法和动态规划法对宏单元进行合法化处理,得到宏单元的最终坐标位置,基于所述宏单元的最终坐标位置调整可编程逻辑块的布局位置,得到所述FPGA的最终布局。通过这种分阶段优化的方法,提升了FPGA的整体布局质量、效率,优化了FPGA布局效果。

    自主重发写命令和写数据的AXI传输装置及工作方法

    公开(公告)号:CN117349213B

    公开(公告)日:2024-03-15

    申请号:CN202311640157.6

    申请日:2023-12-04

    Abstract: 本发明公开自主重发写命令和写数据的AXI传输装置及工作方法,装置位于AXI总线和主控设备之间,当AXI总线返回的写响应为错误时,触发重发使能模块,重发使能模块利用接收到的bid与写命令缓存模块中的awid进行比对,如果一致,将该命令重新发送到选择器,选择器中选择信号bresp为错误,选择重新发送的写命令发送到AXI总线上,将旧的写命令和写数据删除,新的写命令依旧按序写入写命令缓存模块中已存在的命令之后,新的写数据依旧按序写入写数据缓存模块中已存在的数据之后,从而实现当接收到写响应错误时自主重发写命令和写数据,不需要主控设备进行额外交互,不增加本地主控设备的设计,简化了主控设备写传输的流程。

    一种增量时序分析方法

    公开(公告)号:CN117574820A

    公开(公告)日:2024-02-20

    申请号:CN202410051494.X

    申请日:2024-01-15

    Inventor: 刘洋 蔡刚 魏育成

    Abstract: 本发明提供了一种增量时序分析方法,基于电路的时序图、电路网表和延时变化连接路径的集合进行分析,该方法包括:对所述时序图进行切片,确定所述时序图子图点集;计算所述子图点集内各节点的最大到达时间和最小要求时间;根据所述最大到达时间和最小要求时间计算连接路径的时序裕度以及关键度。在时序图上某些边的延时发生变化时,不需要调用全图的时序分析过程,只需要根据延时变化的边,对所述时序图子图进行遍历和分析,减少了时序分析的时间,从而快速地获取最新的时序分析结果,提高了工作效率,能够更好的应用于大规模电路。

    一种应用于FPGA嵌入式DSP的多精度浮点乘法器结构

    公开(公告)号:CN117149130B

    公开(公告)日:2024-01-30

    申请号:CN202311429429.8

    申请日:2023-10-31

    Abstract: 本发明提供的一种应用于FPGA嵌入式DSP的多精度浮点乘法器结构,包括尾数乘法单元;尾数乘法单元包括数据分割模块,将被乘数数据分成多个数据包送入多个编码器中进行编码;数据编码模块对乘数进行编码处理,数据编码器将经过分割的等位宽数据包按每三位为一组方式进行交叉编码,得到对乘数编码之后的部分积,得到的部分积通过不同的位置排布进行不同组合。该技术方案的有益效果在于,对数据进行分割后进入多个编码器编码,三位为一组方式交叉编码可以产生多组不同的部分积,而这些部分积通过不同的位置排布进行不同组合可以实现三种精度的浮点数的运算。这样可以通过较少的硬件而实现较为复杂的运算,可以减少装置的面积。

    一种基于建立时间的修复布线方法及装置

    公开(公告)号:CN117131825B

    公开(公告)日:2024-01-30

    申请号:CN202311405376.6

    申请日:2023-10-27

    Inventor: 刘洋 蔡刚 魏育成

    Abstract: 本发明提供了一种基于建立时间的修复布线方法及装置,包括:获取电路的待修复布线;根据所述待修复布线预定义建立时间规则;通过所述建立时间规则对所述待修复布线进行分析,得到第一布线集合;将所述第一布线集合进行增量布线,得到第二布线集合;比较所述建立时间规则和所述第二布线集合,得到第三布线集合;根据所述第三布线集合确定待修复布线的合理性。本发明利用增量布线的方式在整体布线之后再自动地修复违反建立时间的路径,通过这种方式能够减少时间违例路径的数量,提高电路的时序性能。

    一种FPGA芯片高温测试方法及装置

    公开(公告)号:CN116699375B

    公开(公告)日:2024-01-19

    申请号:CN202310935807.3

    申请日:2023-07-28

    Abstract: 本发明提供了一种FPGA芯片高温测试方法及装置,通过使用常温测试板,并在常温测试板上预先存储测试数据的正确计算结果,将测试数据在高温测试板上的计算结果与常温测试板上的正确计算结果进行比对,如此,由于常温测试板与高温测试板通过并行数据线和控制信号线进行连接,并且于并行数据传输速率可以与计算时钟相同,因此通过并行数据线可以快速地将数据进行传递比对,提高了测试速度,试验表明,并行数据传输速率达到10MHz,而串行通信均在1MHz以下,传输带宽是原来100倍以上,相同测试时间内高温FPGA内计算翻转大大提升,提升了测试强度。

    支持AXI深度乱序传输的从机装置及工作方法

    公开(公告)号:CN117348932A

    公开(公告)日:2024-01-05

    申请号:CN202311640245.6

    申请日:2023-12-04

    Abstract: 本发明公开支持AXI深度乱序传输的从机装置及工作方法,从机装置将若干指令与数据存储到指令/数据寄存模块,该模块根据读写请求,对指令与数据分类存储;乱序控制模块接收到可被执行的指令后,根据三个不同优先级的判断依据,对指令的响应顺序进行排序,选出优先级最高的读指令和写指令发送给乱序执行模块,执行具体的读操作和写操作;运行记录模块存储从机装置每次读/写操作的地址及数据;乱序执行模块根据指令内容对目标地址进行读写操作;指令回复模块将响应信号发送至写响应通道;从而根据不同优先级的判断依据对多个指令进行仲裁,因此具有更高的灵活性,可以充分利用AXI总线带宽,提高数据传输效率,进而提升系统整体性能。

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