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公开(公告)号：CN113971261B
公开(公告)日：2024-09-20
申请号：CN202010719685.0
申请日：2020-07-23
申请人： 中科亿海微电子科技(苏州)有限公司 , 中国科学院空天信息创新研究院
IPC分类号： G06F17/16 , G06F17/15 , G06N3/0464
摘要： 本公开提供一种卷积运算装置，用于对输入矩阵及权值矩阵进行卷积运算，包括：水平数据处理模块，用于对所述输入矩阵的行数据的顺序进行转换，以实现读取的所述行数据的共享，其中，一个所述水平数据处理模块处理一行所述行数据；竖直数据处理模块，用于将所述权值矩阵与所述水平数据处理模块输出的矩阵数据做乘法运算，对乘法运算结果做交叉加法运算，对交叉加法运算结果做累加运算，得到所述输入矩阵的卷积运算结果；其中，所述竖直数据处理模块包括多个输入，每个输入连接至一个所述水平数据处理模块的输出。本公开还提供一种卷积运算方法、一种电子设备以及一种计算机可读存储介质。
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公开(公告)号：CN117931123B
公开(公告)日：2024-06-14
申请号：CN202410340137.5
申请日：2024-03-25
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供的一种应用于FPGA的低功耗可变精度嵌入式DSP硬核结构，包括：累加通路以及乘加通路；所述累加通路包括累加通路输入寄存器以及可变精度浮点加法器单元；所述乘加通路包括乘加通路输入寄存器、一阶乘加结构以及单精度浮点加法器单元；所述乘加通路输入寄存器用于实现数据移位寄存传输功能；所述累加通路输入寄存器用于实现数据寄存的选择；预处理单元，设置在乘加通路内，包括系数选择单元以及预加器，所述系数选择单元预存内部系数；所述预处理单元接收所述乘加通路输入寄存器数据，并根据计算需求对输入数进行预先加法。本发明在减少装置面积开销的基础上，能够实现多种精度的运算，具有兼顾开销与灵活性的优点。
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公开(公告)号：CN117891430B
公开(公告)日：2024-05-14
申请号：CN202410301970.9
申请日：2024-03-18
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供的一种应用于FPGA嵌入式DSP的浮点乘加结构，包括一阶浮点乘加结构及加法器单元，一阶浮点乘加结构包括用于分割数据成符号位、指数位以及尾数位的数据预处理单元，乘法器以及加法运算通路；经分割的尾数位进入乘法器进行数据处理得到乘法结果；所述加法运算通路至少包括：对阶运算部件，移位器，ALU单元，前导零探测模块，加法运算通路规格化及舍入模块；根据设置的精度不同，经乘法器或加法运算通路处理后分别将数据输出至加法器单元进行运算得出最终的乘加运算结果。该技术方案的有益效果在于，在乘法器内设计两路加法运算通过组成一阶乘加结构，在配合加法器单元可以实现多种精度的浮点数、定点数运算，能够减少开销，提高运算密度。
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公开(公告)号：CN116205244B
公开(公告)日：2023-08-11
申请号：CN202310501917.9
申请日：2023-05-06
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供一种数字信号处理结构包括：与所述输入寄存单元相连接的乘法运算单元，用于进行普通乘法运算和双倍低位宽乘法运算；与所述乘法运算单元相连接的加法器，用于对所述乘法运算单元的运算结果进行相加处理；与所述加法器相连接的加法输出寄存器，用于寄存相加处理得到的运算结果；与所述加法输出寄存器相连接的数据截取单元，用于在双倍乘加或乘累加模式下对四组乘加的结果进行截取，补充相应的符号位并输出；其中，所述乘法运算单元包括四组18位宽的乘法器。该数字信号处理结构在不增加乘法器数目的情况下可支持双倍低位宽操作数乘加运算及乘累加运算，运行效率更高，优化了资源利用率。
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公开(公告)号：CN110187865B
公开(公告)日：2023-06-30
申请号：CN201910397285.X
申请日：2019-05-15
申请人： 中科亿海微电子科技(苏州)有限公司 , 中国科学院电子学研究所
IPC分类号： G06F7/46
摘要： 一种全流水高吞吐率累加器及其数据处理方法，累加器包括：加法器单元，包含n级流水线，具有两个数据输入端口A和B，用于对数据输入端口A和B的输入数据进行加法运算；输入延时模块，用于接收并缓存输入的原始数据；输出延时模块，用于缓存加法器单元输出的中间结果；第一输入选择网络，用于选择数据输入端口A的数据来源，该端口A的数据来源为输入延时模块、加法器单元及输出延时模块的输出数据之一；以及第二输入选择网络，用于选择数据输入端口B的数据来源，该端口B的数据来源为输入延时模块及输出延时模块的输出数据之一。实现数据处理的全流水化、高吞吐率和实时处理，解决了现有累加器吞吐率低、流水线阻塞以及需要大量缓存的问题。
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公开(公告)号：CN109298848B
公开(公告)日：2023-06-20
申请号：CN201810999006.2
申请日：2018-08-29
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 一种双模式浮点除法平方根的电路，包括：数据处理单元，用于对被操作数进行平方根操作、或者对被操作数和操作数进行除法操作，确定操作结果q的符号位和指数位，其中，所述被操作数x和所述操作数d均为单路双精度64位数据，或者均为双路单精度32位数据；迭代输入初始化单元，用于根据所述符号位和指数位，确定迭代初始化输入数据W[0]；迭代单元，用于对W[0]进行迭代处理，在每一次迭代结束后，对所述q进行数值转换，确定迭代后的q；舍入单元，用于所述迭代后的q的尾数q_man(q1_man/q2_man)进行舍入，确定舍入结果；输出单元，用于将所述舍入结果与所述符号位和指数位进行拼接，确定并输出所述操作结果q。
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公开(公告)号：CN115580288A
公开(公告)日：2023-01-06
申请号：CN202211568931.2
申请日：2022-12-08
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： H03K19/0175 , H03K19/0185 , H03K19/003 , H03K19/017
摘要： 本发明提供了一种可扩展低压信令标准的驱动器，包括：主体驱动电路，用于输出期望差分信号；共模反馈电路，用于稳定所述期望差分信号的共模电压；预加重电路，用于提高期望差分信号的高频分量幅度；所述预加重电路和所述共模反馈电路分别与所述主体驱动电路连接。本发明通过共模反馈电路调节期望差分信号的共模电压，利用预加重电路补偿信号在传输过程中高频衰减，以提高输出期望差分信号的质量。本发明还提供了一种可扩展低压信令标准的驱动器的驱动方法。
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公开(公告)号：CN114707110A
公开(公告)日：2022-07-05
申请号：CN202210633048.0
申请日：2022-06-07
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供了一种三角函数和双曲函数扩展指令计算装置及处理器核，所述装置包括控制信号生成模块、特殊角度判别模块、存储模块、迭代模块以及输出选择模块。对三角函数和双曲函数扩展指令计算装置的控制信号进行独热码编码，由于独热码只有一位为1，避免了对funct3信号的二次译码，从而节省硬件扩展电路的资源消耗。
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公开(公告)号：CN114077888A
公开(公告)日：2022-02-22
申请号：CN202111373390.3
申请日：2021-11-19
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明公开了一种减少参数数量的AlexNet模型架构，包括依次设置的输入图片、第一卷积层、第一激活函数、第一池化层、第二卷积层、第二激活函数、第二池化层、第三卷积层、第三激活函数、第四卷积层、第四激活函数、第五卷积层、第五激活函数、全局平均池化层和全连接层。本发明在保证识别准确度的前提下能够大幅减少AlexNet网络模型参数数量。
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公开(公告)号：CN114004183A
公开(公告)日：2022-02-01
申请号：CN202010735191.1
申请日：2020-07-28
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/34 , G06F30/343 , G06F117/06
摘要： 一种FPGA电路的加固方法及装置。方法包括：(1)将模块A进行标准模式处理，进行了三备份，标准模式中A1代表原始电路，A2代表第一份复制的电路模块，A3代表第二份复制的电路模块；(2)接收敛模式，插入多数表决器模块V，对三个输入信号进行收敛处理；(3)在多数表决器输出后，将其输出信号所连的功能块同样进行三备份处理，将多数表决器的输出信号同时送入三个备份功能电路中，再分发出去。
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