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公开(公告)号:CN118709622A
公开(公告)日:2024-09-27
申请号:CN202411179526.0
申请日:2024-08-27
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/347 , G06F30/343 , G06F30/3312 , G06F115/10
摘要: 公开一种增量式提高FPGA时序性能的方法及装置,本发明首先调用时序分析获取时间裕度最小的连接集合C,然后对连接集合C中的每条连接c,首先执行增量装箱将c起点的BLE移动到c终点BLE所在的CLB,再增量装箱将c终点的BLE移动到c起点BLE所在的CLB;如果2次增量装箱中有一次是可行的,并且使得建立时间裕度最小值变好或者时间裕度最小的连接数量变少,则保持增量装箱的结果,更新连接集合C,并转入下一轮优化中;否则,还原增量装箱之前的结果,并转入集中C中下一条连接的优化中;因此本发明能够不修改原代码就实现时序收敛,提高时序性能,计算速度快,计算值准确。
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公开(公告)号:CN117574820B
公开(公告)日:2024-09-17
申请号:CN202410051494.X
申请日:2024-01-15
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/3315
摘要: 本发明提供了一种增量时序分析方法,基于电路的时序图、电路网表和延时变化连接路径的集合进行分析,该方法包括:对所述时序图进行切片,确定所述时序图子图点集;计算所述子图点集内各节点的最大到达时间和最小要求时间;根据所述最大到达时间和最小要求时间计算连接路径的时序裕度以及关键度。在时序图上某些边的延时发生变化时,不需要调用全图的时序分析过程,只需要根据延时变化的边,对所述时序图子图进行遍历和分析,减少了时序分析的时间,从而快速地获取最新的时序分析结果,提高了工作效率,能够更好的应用于大规模电路。
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公开(公告)号:CN117151003A
公开(公告)日:2023-12-01
申请号:CN202311405423.7
申请日:2023-10-27
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/347 , G06F30/392
摘要: 本发明提供了一种基于时钟域划分的FPGA布局方法,包括:获取所述FPGA的网表;通过所述网表的线网得到布局块;将所述布局块按照时序图划分,得到第一时钟域布局块;对所述第一时钟域布局块按照模块进行划分,得到可编程逻辑簇;对所述可编程逻辑簇进行坐标判断,得到所述的第一坐标信息;通过所述可编程逻辑簇的第一坐标信息,确定每个所述布局块的坐标位置。本发明在FPGA的初始布局中,采用时钟域的划分方法将布局块划分成若干个可编程逻辑簇,再进行初始布局的技术,改善FPGA初始布局的效果,提高布局结果的性能。本发明还提供了一种装置,具有相应优势。
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公开(公告)号:CN116108788B
公开(公告)日:2023-08-11
申请号:CN202310294895.3
申请日:2023-03-24
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/347 , G06F111/16
摘要: 本发明提供一种自动定制eFPGA器件的方法,包括:获取用户评估电路的信息、预期参数值和定制配置信息;基于所述预期参数值和所述定制配置信息,分别计算得到eFPGA器件中每种类型逻辑块的资源总量,基于所述逻辑块的资源总量、所述定制配置信息和所述用户评估电路的信息,确定所述eFPGA器件的规模、排布信息;计算所述eFPGA器件的实际物理尺寸。本发明通过自动获取关键参数,自主运算和排布提升了eFPGA器件定制的自动化程度,通过实际参数与逻辑参数配合提高了eFPAG器件规模定制的精度,通过预期参数和规模参数的配合使得eFPGA器件的排布更高效。本发明还提供了一种自动定制eFPGA器件的装置。
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公开(公告)号:CN115204103B
公开(公告)日:2023-03-24
申请号:CN202211134525.5
申请日:2022-09-19
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/394 , G06F30/392 , G06F30/34 , G06F30/327 , G06F18/241
摘要: 本发明提供了一种基于CB分类的快速布线方法及装置,通过对逻辑簇中的每个CB连向逻辑资源单元的不同端口进行分类,同时也对信号的终点类型进行分类,在布线过程中,使信号的终点类型与CB连向逻辑资源单元端口类型相对应,并且使已经被选的CB不再被选择,由于已经使用的CB不能再使用,减少了不同线网对布线资源的竞争,避免了布线堵塞,提高了布线速度及布通率。
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公开(公告)号:CN115544939A
公开(公告)日:2022-12-30
申请号:CN202211340148.0
申请日:2022-10-28
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/39 , G06F111/20
摘要: 本发明提供了一种FPGA配置文件的处理方法,包括:获取待处理的第一初始电路结构文件,所述第一初始电路结构文件包括多个名称字符串,所述名称字符串用于指示电路结构中的元器件;将所述名称字符串压缩映射,得到对应的映射值并生成第一电路结构文件;将所述映射值与所述名称字符串以预设格式生成第一数据库,所述第一数据库包括名称字符串与映射值的映射关系。通过将名称字符串转换成映射值,以映射值代替元器件的名称,减少保存名称时占用的内存。本发明还提供了一种处理装置和计算机可读存储介质。
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公开(公告)号:CN115496025A
公开(公告)日:2022-12-20
申请号:CN202211386718.X
申请日:2022-11-07
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/347 , G06F30/33 , G06F30/392 , G06F30/398
摘要: 本发明提供了一种可编程逻辑器件的自动优化布局方法及设备,该方法主要包括:首先在布局算法完成后,检查布局结果之前进行本发明方法;从时序模块获取延迟较大的路径节点;寻找可以移动的节点;评估移动的结果。本方案能够实现逻辑器件布局的自动判断和优化,方法便捷,适应性广。
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公开(公告)号:CN115099175B
公开(公告)日:2022-11-22
申请号:CN202211015739.0
申请日:2022-08-24
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/3315 , G06F30/34
摘要: 本发明公开了一种时序网表的获取方法及装置,该方法包括:基于目标电路的拓扑结构,遍历目标电路中的各个节点,并记录各节点的节点信息;其中,节点信息包括输出边数量;根据各节点的输出边数量,通过输出边信息列表记录各节点的输出边信息;根据各节点的节点信息和输出边信息列表,获取时序网表。本发明实施例的技术方案,实现了时序网表中节点与数据传输线路的关联关系构建,在确保时序网表数据完整的同时,降低了节点的输出边信息占用的存储资源。
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公开(公告)号:CN115099175A
公开(公告)日:2022-09-23
申请号:CN202211015739.0
申请日:2022-08-24
申请人: 中科亿海微电子科技(苏州)有限公司
IPC分类号: G06F30/3315 , G06F30/34
摘要: 本发明公开了一种时序网表的获取方法及装置,该方法包括:基于目标电路的拓扑结构,遍历目标电路中的各个节点,并记录各节点的节点信息;其中,节点信息包括输出边数量;根据各节点的输出边数量,通过输出边信息列表记录各节点的输出边信息;根据各节点的节点信息和输出边信息列表,获取时序网表。本发明实施例的技术方案,实现了时序网表中节点与数据传输线路的关联关系构建,在确保时序网表数据完整的同时,降低了节点的输出边信息占用的存储资源。
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公开(公告)号:CN114282471A
公开(公告)日:2022-04-05
申请号:CN202111373586.2
申请日:2021-11-19
申请人: 中科亿海微电子科技(苏州)有限公司
发明人: 刘洋
IPC分类号: G06F30/343
摘要: 本发明公开了一种针对FPGA自适应逻辑模块的装箱方法,包括步骤:一、获取装箱输入;装箱输入包括用户设计的逻辑单元信息、用户电路的约束信息和装箱规则信息;二、执行装箱过程;所述装箱过程包括针对FPGA自适应逻辑模块结构,根据预装箱模式将组合逻辑单元和寄存器单元预装箱到自适应逻辑模块单元中的预装箱过程和将预装箱的自适应逻辑模块单元装箱到自适应逻辑模块簇中的装箱过程;三、输出装箱结果:对装箱后的数据进行处理,并将处理得到的结果写回到用户设计模型中,并输出装箱结果文件。本发明操作简单,能够辅助FPGA硬件架构师设计低成本、高性能的FPGA芯片,还能够扩展到FPGA其他类型的模块中。
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