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公开(公告)号：CN110991610B
公开(公告)日：2022-08-05
申请号：CN201911191018.3
申请日：2019-11-28
申请人： 华中科技大学
摘要： 本发明公开了一种概率神经元电路、概率神经网络拓扑结构及其应用，概率神经元电路包括积分电容、非固定阈值易失性器件和负载电阻；积分电容的一端外接突触电阻及连接非固定阈值易失性器件的一端，易失性器件的另一端连接负载电阻的一端。网络拓扑结构包括多个输入神经元电路、多个概率神经元电路和侧向抑制神经元电路；每个概率神经元电路用于基于其非固定激发阈值及各输入神经元电路发放的电信号进行随机激发；抑制神经元电路用于当接收到前n个概率神经元电路激发的信号时，抑制后续其它概率神经元电路的激发。本发明在神经元电路中引入非固定阈值易失性器件，极大拓展了神经元电路的应用，特别的可用于解决非确定性问题，且具有可靠的解决结果。
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公开(公告)号：CN114597254A
公开(公告)日：2022-06-07
申请号：CN202210497461.9
申请日：2022-05-09
IPC分类号： H01L29/24 , H01L21/34 , H01L29/788 , H03M1/12 , H03M1/66
摘要： 本发明提供一种MoTe2浮栅晶体管、ADC电路、DCA电路及方法，基于二碲化钼的浮栅晶体管具备非易失特性，其中浮栅可以存储电阻信息，当信息写入后即便不加栅压也能保留信息，因此具有低功耗的特性。本发明所使用的二碲化钼属于二维材料，有望取代硅基CMOS器件成为新一代半导体。在以硅基晶体管为基础的CMOS电路中，ADC和DAC是芯片中常用的信号转换单元，本发明提供的二碲化钼二维材料半导体应用到ADC和DAC可以取代传统的硅基CMOS器件，在二维材料半导体领域中，可以有效解决其他基于二维材料半导体的电路模块与ADC和DAC的阻抗匹配问题，有望于解决二维材料半导体器件的大规模集成的兼容性问题。
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公开(公告)号：CN112396176B
公开(公告)日：2022-05-20
申请号：CN202011251999.9
申请日：2020-11-11
申请人： 华中科技大学
IPC分类号： G06N3/063
摘要： 本发明公开了一种硬件神经网络批归一化系统，包括级联的C层神经网络电路；第p层神经网络电路的输出控制电路与第p+1层神经网络电路中的权重区输入编码电路相连；p＝1,2,…,C‑1；第p层神经网络电路包括权重区输入编码电路、批归一化区输入编码电路、权重区突触单元、批归一化区突触单元、激活层电路和输出控制电路；通过将批归一化公式结合神经网络激活函数特点推导简化，采用批归一化区突触单元存储神经网络批归一化参数信息，将归一化过程对应为权重区突触单元的输出与神经网络批归一化参数信息按行进行加和的过程，使原本复杂的硬件功能适应存储器存算一体架构，大大简化了实现批归一化硬件功能的电路复杂度，能够以较低的电路面积消耗实现较高的网络精度。
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公开(公告)号：CN110837355B
公开(公告)日：2022-05-17
申请号：CN201910999079.6
申请日：2019-10-21
申请人： 华中科技大学
摘要： 本发明公开了一种基于NOR flash阵列的逻辑电路及操作方法，逻辑电路包括NOR flash阵列以及外围电路；NOR flash阵列用于实现运算并存储运算结果，外围电路用于传输数据及控制信号，从而控制NOR flash阵列的运算及存储过程。通过将不同的逻辑信号写入到NOR flash器件中，在位线、字线和源线施加不同电压，最后读取NOR flash器件浮栅层中的电荷状态，实现不同功能的逻辑运算。本发明提供的基于NOR flash阵列的逻辑电路及操作方法可以在NOR Flash阵列中实现存算一体，同时进行存储与计算，可以大大减少运算数据在运算单元与存储单元间传输时消耗的时间与能量。
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公开(公告)号：CN114361336A
公开(公告)日：2022-04-15
申请号：CN202111641502.9
申请日：2021-12-29
摘要： 本发明属于半导体信息存储技术领域，更具体地，涉及具有多值特性的SrFeOx阻变存储器、其制备和应用。该阻变存储器自下而上依次包括衬底、下电极、第一电阻变化层、第二电阻变化层和顶电极，第一电阻变化层和第二电阻变化层的材料为SrFeOm和SrFeO2.5，其中2.7≤m≤3，第一电阻变化层为第二电阻变化层形成导电丝与界面扩散提供所需的氧离子源。该SrFeOx阻变存储器通过结构设计能够具有四个稳定存在的电阻状态，解决了现有技术SrFeOx RRAM的器件目前只能形成高组态和低阻态两种状态，限制了其单位面积下器件存储容量的技术问题。
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公开(公告)号：CN114361335A
公开(公告)日：2022-04-15
申请号：CN202111535353.8
申请日：2021-12-15
申请人： 华中科技大学
摘要： 本发明提供了一种Cu掺杂的Sb2Te3体系相变材料、相变存储器及制备方法装置，属于微纳米电子技术领域。其中，Sb‑Te体系相变材料通过Cu元素掺杂，在局部富Cu的情况下形成同时具备四面体以及八面体结构的Cu3Te2键合。强键合的四面体结构提高Sb‑Te体系相变材料的非晶稳定性及数据保持能力，晶体构型八面体结构提高Sb‑Te体系相变材料的结晶速度。本发明还提供了包含该相变材料的相变存储器以及相变材料的制备方法。本发明的相变材料能同时改善器件的速度和非晶稳定性，提升相变存储器的综合性能。
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公开(公告)号：CN112909160B
公开(公告)日：2022-04-08
申请号：CN202110006493.X
申请日：2021-01-05
申请人： 华中科技大学
IPC分类号： H01L45/00
摘要： 本发明公开了一种低操作功耗的相变存储单元及其制备方法，属于微纳米电子技术领域。低操作功耗的相变存储单元包括衬底以及依次设置在衬底上的底电极、第一绝缘层、相变材料层、第二绝缘层和顶电极，第一绝缘层中设置有相变材料插塞柱，围绕相变材料插塞柱的周围设有第一应力材料层，第一应力材料层的材料为热应力材料，第二绝缘层中设置有顶电极插塞柱，相变材料插塞柱与顶电极插塞柱在衬底上的投影不重合。在相变材料插塞柱周围设置第一应力材料层，当相变材料插塞柱受热时，第一应力材料层会为相变材料插塞柱提供平行于衬底方向的压应力，进而降低相变材料的活化能，起到降低相变存储单元操作功耗的作用。
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公开(公告)号：CN113362872B
公开(公告)日：2022-04-01
申请号：CN202110664754.7
申请日：2021-06-16
申请人： 华中科技大学
IPC分类号： G11C13/00
摘要： 本发明公开了一种基于忆阻器的完备非易失布尔逻辑电路及操作方法，用于对输入的逻辑值P和/或输入的逻辑值Q进行逻辑运算；其中，电路包括控制器、忆阻器M1、忆阻器M2和电阻；控制器用于在逻辑运算之前，将忆阻器M2置为高阻态；进行逻辑运算时，对忆阻器M1施加电压A，对忆阻器M2施加电压B，对电阻施加电压C，并读取忆阻器M2的阻态，即逻辑运算结果；且当对逻辑值P和逻辑值Q进行逻辑运算或仅对逻辑值Q进行逻辑运算时，控制器还用于在逻辑运算之前，将忆阻器M1置为逻辑值Q所对应的阻态；本发明通过对忆阻器进行置态以及对忆阻器和电阻进行加压两步操作即可实现完备的布尔逻辑功能，且器件数较少、电路面积小、操作步数少、计算效率高。
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公开(公告)号：CN113096709B
公开(公告)日：2022-03-29
申请号：CN202110267847.6
申请日：2021-03-12
申请人： 华中科技大学
摘要： 本发明公开了一种物理不可克隆函数电路及其操作方法，属于电路设计领域，包括：控制模块、忆阻器阵列和比较放大电路；其中，控制模块用于基于外部输入的激励信号选中忆阻器阵列中第i行、第j列的忆阻器单元和第i行、第j+1列的忆阻器单元；将忆阻器阵列的第i行导通，并在忆阻器阵列的第j列上施加高电平信号，忆阻器阵列的第j+1列上施加低电平信号，其余各列上均处于悬空状态，以使所选中的忆阻器单元构成串联电路进行分压操作，忆阻器阵列第i行所在的源线输出即为串联电路中间分压点处的分压信号；比较放大电路用于比较分压信号与参考电压的大小，得到响应信号；本发明不会受到串扰电流的影响，响应结果的准确度较高，大大降低了误码率。
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