公开(公告)号：CN114823541B

公开(公告)日：2024-08-23

申请号：CN202110128741.8

申请日：2021-01-29

Applicant: 长鑫存储技术有限公司

Inventor： 夏军 ,  占康澍 ,  李森 ,  徐朋辉 ,  宛强 ,  刘涛

IPC: H10B12/00

Abstract: 本发明实施例提供一种半导体结构的形成方法，所述半导体结构包括第一区域以及第二区域，包括：提供依次堆叠设置的基底、绝缘层以及掩膜层，所述第一区域具有贯穿所述掩膜层以及所述绝缘层的至少一个沟槽，所述第二区域的所述掩膜层的上表面高于所述第一区域的所述掩膜层的上表面；形成第一保护层，所述第一保护层覆盖所述第一区域的所述掩膜层的上表面和侧壁；在形成所述第一保护层后，去除所述第二区域的所述掩膜层；在去除所述第二区域的所述掩膜层之后，去除所述第一保护层；去除所述第一区域的所述掩膜层。本发明实施例提供的半导体结构的形成方法，有利于提高半导体结构的平整度。

公开(公告)号：CN115223947B

公开(公告)日：2024-06-21

申请号：CN202110429882.3

申请日：2021-04-21

Applicant: 长鑫存储技术有限公司

Inventor： 宛强 ,  夏军 ,  占康澍 ,  徐朋辉 ,  李森 ,  刘涛 ,  王晓玲

IPC: H10B12/00

Abstract: 本发明实施例提供一种半导体结构的制造方法及半导体结构，包括：提供基底以及位于基底上分立的接触层；形成第二支撑层、第一牺牲层、第一支撑层和第二牺牲层；第二支撑层位于基底上，且还覆盖接触层；形成通孔，通孔贯穿第二牺牲层、第一支撑层和第一牺牲层，部分通孔还位于第二支撑层内，并露出接触层的顶面；剩余的第一支撑层作为牺牲部和支撑部，牺牲部和支撑部分别位于通孔相对的两侧；通孔露出的支撑部的厚度大于牺牲部的最小厚度；形成下电极，下电极覆盖通孔的侧壁和底部，下电极还与支撑部相接触；形成下电极后，去除第二牺牲层，并去除牺牲部以形成第一开口，还去除第一牺牲层。本发明实施例可以提高下电极的质量。

公开(公告)号：CN117672819A

公开(公告)日：2024-03-08

申请号：CN202210987111.0

申请日：2022-08-17

Applicant: 长鑫存储技术有限公司

Inventor： 宛强 ,  夏军 ,  占康澍 ,  曲晓帅 ,  刘涛 ,  徐朋辉 ,  李森

IPC: H01L21/033 ,  H10B12/00

Abstract: 本公开实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供基底，基底表面形成有第一绝缘层、以及位于第一绝缘层表面、沿第一方向间隔排布、且沿第二方向延伸的第一初始间隔层，第一初始间隔层包括第一掩蔽层和位于第一掩蔽层表面的第一抗反射层；去除第一抗反射层；将第一掩蔽层的图案倍增，并转移至第一绝缘层中，形成第一图案层，第一图案层至少包括沿第一方向间隔排布的第一侧墙层；在第一图案层的表面形成第二图案层；第二图案层至少包括沿第一方向间隔排布、且沿第三方向延伸的第二侧墙层；将第二侧墙层与第一侧墙层界定的初始图案转移至基底中。

公开(公告)号：CN115241372A

公开(公告)日：2022-10-25

申请号：CN202110441152.5

申请日：2021-04-23

Applicant: 长鑫存储技术有限公司

Inventor： 占康澍 ,  宛强 ,  徐朋辉 ,  刘涛 ,  李森 ,  夏军

IPC: H01L49/02 ,  H01L27/108

Abstract: 本公开提供一种存储器件、半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底；在衬底上形成绝缘介质层，绝缘介质层至少包括牺牲膜层；在牺牲膜层的表面形成掩膜层，掩膜层的蚀刻速率大于牺牲膜层的蚀刻速率；以掩膜层为掩膜蚀刻绝缘介质层，以在绝缘介质层内形成多个分别露出衬底的电容孔；采用蚀刻工艺去除掩膜层；在各电容孔中形成柱状电容的下电极层。本公开的半导体结构的形成方法可保证电容孔的蚀刻高度，提高电荷存储量。

公开(公告)号：CN115206885A

公开(公告)日：2022-10-18

申请号：CN202110384349.X

申请日：2021-04-09

Applicant: 长鑫存储技术有限公司

Inventor： 李森 ,  夏军 ,  宛强 ,  徐朋辉 ,  刘涛 ,  占康澍

IPC: H01L21/8242 ,  H01L27/108 ,  H01L21/768

Abstract: 本申请提供一种半导体结构及其制造方法，涉及半导体技术领域。该制造方法包括：在衬底上形成第一导电层和牺牲膜层；蚀刻牺牲膜层，以形成多个第一电容孔，各第一电容孔均露出第一导电层；在各第一电容孔内分别形成导电柱；去除牺牲膜层；以各导电柱为掩膜对第一导电层进行蚀刻，以形成多个导电接触塞；形成覆盖各导电接触塞及各导电柱的绝缘介质层；以各导电柱为蚀刻停止层蚀刻绝缘介质层，以形成多个第二电容孔；在垂直于衬底的方向上，各第二电容孔与各导电柱一一对应分布，并沿导电柱的轴向延伸；在各第二电容孔内填充导电材料，导电材料与导电柱构成柱状电容的下电极层。本申请的制造方法可防止电容失效，提高产品良率。

公开(公告)号：CN114823541A

公开(公告)日：2022-07-29

申请号：CN202110128741.8

申请日：2021-01-29

Applicant: 长鑫存储技术有限公司

Inventor： 夏军 ,  占康澍 ,  李森 ,  徐朋辉 ,  宛强 ,  刘涛

IPC: H01L21/8242

Abstract: 本发明实施例提供一种半导体结构的形成方法，所述半导体结构包括第一区域以及第二区域，包括：提供依次堆叠设置的基底、绝缘层以及掩膜层，所述第一区域具有贯穿所述掩膜层以及所述绝缘层的至少一个沟槽，所述第二区域的所述掩膜层的上表面高于所述第一区域的所述掩膜层的上表面；形成第一保护层，所述第一保护层覆盖所述第一区域的所述掩膜层的上表面和侧壁；在形成所述第一保护层后，去除所述第二区域的所述掩膜层；在去除所述第二区域的所述掩膜层之后，去除所述第一保护层；去除所述第一区域的所述掩膜层。本发明实施例提供的半导体结构的形成方法，有利于提高半导体结构的平整度。

公开(公告)号：CN112736035B

公开(公告)日：2022-05-06

申请号：CN201910971630.6

申请日：2019-10-14

Applicant: 长鑫存储技术有限公司

Inventor： 孙正庆 ,  徐朋辉

IPC: H01L21/8242 ,  H01L27/108

Abstract: 本发明涉及一种半导体器件的制作方法。该方法包括在存储单元阵列区和周边电路区中的第一绝缘介质层中定义出源/漏接触孔隔离沟槽；形成与第一绝缘介质层表面齐平的第二绝缘介质层；在存储单元阵列区和周边电路区表面形成图案转移层分步图形化存储单元阵列区的图案转移层和周边电路区的图案转移层，形成存储单元阵列区待转移图形和周边电路区待转移图形，且存储单元阵列区待转移图形和周边电路区待转移图形之间存在正高度差；以存储单元阵列区待转移图形和周边电路区待转移图形为窗口，去除相邻源/漏接触孔隔离沟槽之间的以及周边电路区中的第一绝缘介质层，在存储单元阵列区形成源/漏接触孔图形，并在周边电路区形成源/漏接触孔图形。

公开(公告)号：CN114373753A

公开(公告)日：2022-04-19

申请号：CN202011101808.0

申请日：2020-10-15

Applicant: 长鑫存储技术有限公司

Inventor： 吴公一 ,  陆勇 ,  徐朋辉

IPC: H01L27/108 ,  H01L21/8242

Abstract: 本发明涉及一种埋入式位线及其形成方法，埋入式位线形成于衬底内的位线沟槽中，埋入式位线包括：第一位线层，形成于位线沟槽中，且第一位线层的顶部低于衬底的表面第一阻挡层，至少部分形成于第一位线层和位线沟槽的内壁之间；第二位线层，形成于位线沟槽中，用于连通第一位线层和衬底内的漏极区。通过设置埋入式位线，可以有效降低存储器整体的寄生电容，改善数据信息传输的延迟的问题。而且，通过设置第一阻挡层，可以有效防止第一位线层的材料的扩散现象，即防止第一位线层的损伤，以避免第一位线层的导电性能降低、电阻增大的问题，从而进一步降低了埋入式位线的RC延迟，提高了存储器的数据传输速度和可靠性。

公开(公告)号：CN114267677A

公开(公告)日：2022-04-01

申请号：CN202010976168.1

申请日：2020-09-16

Applicant: 长鑫存储技术有限公司

Inventor： 李森 ,  宛强 ,  刘涛 ,  徐朋辉

IPC: H01L27/108 ,  H01L21/8242

Abstract: 本发明提供一种电容器阵列结构及其制造方法和动态随机存储器，涉及半导体器件技术领域，该电容器阵列结构包括基底以及设置在基底上的第一连接垫、第二连接垫、第一电容结构和第二电容结构，所述第一电容结构设在所述第二电容结构的外侧，并临近所述基底的边缘，其中，所述第一电容结构朝向所述基底的底部与所述第一连接垫的顶面间隔设置，本发明实施例通过在临近基底边缘的第一电容结构的下电极层具有向所述基底延伸的第一延伸部，所述第一延伸部包覆在所述第一连接垫的侧面，使得第一电容结构的下电极层与第一连接垫之间形成电连接，避免第一电容结构发生失效，提升了动态随机存储器的性能。

公开(公告)号：CN113097143B

公开(公告)日：2022-03-08

申请号：CN202110340669.5

申请日：2021-03-30

Applicant: 长鑫存储技术有限公司

Inventor： 宛强 ,  夏军 ,  占康澍 ,  李森 ,  徐朋辉 ,  刘涛

IPC: H01L21/8242 ,  H01L27/108

Abstract: 本发明公开了一种掩膜结构、半导体结构及制备方法，所述掩膜结构的制备方法包括：将整体结构分为两个区域，对阵列区域和外围区域进行负光阻显影，可以规避因不同密度图案造成的凹陷和由于材料选择比差异引起的负载效应，优化不同图案密度区域，制备得到保留的第一图形化光刻胶层的上表面及保留的第三介质层的上表面均与第一掩膜图形的上表面相平齐的掩膜结构，以将掩膜结构的图形特征准确转移，提高图案化工艺的精准度，确保形成的半导体结构的准确性。