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公开(公告)号：CN221306426U
公开(公告)日：2024-07-09
申请号：CN202323279214.0
申请日：2023-12-01
申请人： 西安紫光国芯半导体股份有限公司
摘要： 本实用新型涉及集成电路技术领域，尤其涉及一种三维堆叠芯片，包括门控模块、设置有主供电电路的逻辑芯片和与逻辑芯片通过三维键合结构堆叠连接的存储芯片；存储芯片与所述逻辑芯片通过三维键合结构堆叠连接，所述存储芯片上设置有连接所述存储块的多个子电路；所述主供电电路用于为所述子电路供电；门控模块用于控制所述主供电电路与所述子电路之间通路的开关；通过在三维堆叠芯片中增加门控模块，使得在实际使用时能够根据需要通过门控模块控制对应子电路与主供电电路的通路，从而根据需求实现存储芯片上单个存储块的关电与通电，同时也能够保证其余存储块正常供电，降低功耗。
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公开(公告)号：CN220108614U
公开(公告)日：2023-11-28
申请号：CN202321492569.5
申请日：2023-06-13
申请人： 福建省晋华集成电路有限公司
发明人： 冯立伟
IPC分类号： H10B12/00
摘要： 本实用新型公开了一种半导体器件，包括：衬底，包括存储区与周边区；多个存储节点焊盘，设置在所述衬底上并位在所述存储区内；设置在所述存储节点焊盘上的电容结构，包括多个分别与所述存储节点焊盘接触的底电极；以及设置在所述存储节点焊盘上的支撑结构，所述支撑结构设置于所述底电极之间并物理性接触所述底电极，所述支撑结构包括由下而上依序设置的第一支撑层以及第二支撑层，所述第二支撑层具有第一厚度及第二厚度，其中，所述第二厚度大于所述第一厚度，具有所述第一厚度的第二支撑层位在所述存储区，且具有所述第二厚度的第二支撑层位在所述存储区与所述周边区之间，本公开实施例可以提高半导体器件的效能及可靠度。
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公开(公告)号：CN219577768U
公开(公告)日：2023-08-22
申请号：CN202321161166.2
申请日：2023-05-15
申请人： 福建省晋华集成电路有限公司
IPC分类号： H10B12/00
摘要： 本实用新型提供一种半导体器件，包括：衬底；隔离区，所述隔离区位于所述衬底内，并定义出多个有源区；多条位线，所述多条位线位于所述衬底上；多个接触插塞，所述多个接触插塞分别位于所述多条位线之间，且所述接触插塞包括一底部，所述底部位于所述衬底的所述有源区内，所述底部与所述有源区相邻的侧面至少包括位于不同平面的第一侧面和第二侧面。通过在与有源区相邻的侧面形成多个位于不同平面的侧面，可以降低接触电阻，提高半导体器件的接触性能，从而提高半导体器件的读写速度。
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公开(公告)号：CN118613054A
公开(公告)日：2024-09-06
申请号：CN202410837054.7
申请日：2024-06-26
申请人： 成都高真科技有限公司
发明人： 姜东勋
IPC分类号： H10B12/00 , H01L21/764 , H01L21/28
摘要： 本发明涉及一种半导体结构的制备方法及半导体器件的制备方法，解决了存储器等器件寄生电容高的问题。一种半导体结构的制备方法，其包括：在衬底上形成多个栅极，栅极包括由下至上堆叠的多晶硅层和保护层；在栅极表面形成氮化硅膜，形成第一侧墙；填充旋涂硬掩膜，覆盖多个栅极；回刻旋涂硬掩膜，直至栅极外露至少部分高度；在第一侧墙的侧壁形成第二侧墙；再次回刻旋涂硬掩膜，直至第二侧墙与剩余的旋涂硬掩膜在垂直方向上齐平；形成第三侧墙，覆盖第二侧墙和剩余的旋涂硬掩膜；刻蚀去除剩余的旋涂硬掩膜，形成空气间隙；形成第四侧墙，包围空气间隙。
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公开(公告)号：CN118613052A
公开(公告)日：2024-09-06
申请号：CN202410230756.9
申请日：2024-02-29
申请人： 三星电子株式会社
IPC分类号： H10B12/00 , H01L29/423 , H01L21/28
摘要： 一种半导体存储器件包括：基板，所述基板具有限定有源区的元件分隔膜；和栅极结构，所述栅极结构位于所述基板上的沟槽中并且与所述有源区相交，其中，每个所述栅极结构包括：栅极绝缘层，所述栅极绝缘层沿着所述沟槽中的相应沟槽的侧壁和底表面延伸；栅电极层，所述栅电极层位于所述栅极绝缘层上，并且包括第一金属层和位于所述第一金属层上的第二金属层；衬膜，所述衬膜位于所述栅极绝缘层和所述第一金属层之间，并且包括与所述第一金属层和所述第二金属层相同的金属材料；和覆盖膜，所述覆盖膜与所述第二金属层接触。
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公开(公告)号：CN118610197A
公开(公告)日：2024-09-06
申请号：CN202410235952.5
申请日：2024-03-01
申请人： 三星电子株式会社
摘要： 提供了电容器结构和包括电容器结构的半导体器件。所述电容器结构包括：下电极，所述下电极位于衬底上；支撑层，所述支撑层位于所述下电极的侧壁上，并且包括绝缘材料；界面结构，所述界面结构具有第一界面图案和第二界面图案，所述第一界面图案位于所述下电极的侧壁上，并且包括第一金属，所述第二界面图案包括位于所述第一界面图案的外侧壁上的第一部分和位于所述支撑层的表面上的第二部分，并且包括第二金属的氧化物；电介质图案，所述电介质图案位于所述界面结构上；以及上电极，所述上电极位于所述电介质图案上，其中所述第二界面图案的所述第二部分还包括所述第一金属。
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公开(公告)号：CN118338675B
公开(公告)日：2024-09-06
申请号：CN202410751642.9
申请日：2024-06-12
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本发明涉及一种半导体结构及其制备方法、电子设备，半导体结构包括：基底；至少两层半导体层，于基底上间隔堆叠设置，且在基底上的正投影重叠，且半导体层包括至少一个沿第一方向延伸的半导体柱，半导体柱包括沟道部以及在第一方向上位于沟道部一侧的第一连接部；栅极结构，环绕沟道部设置，且相邻层栅极结构间隔设置；通孔结构，设置于半导体柱沿第一方向的一侧，连接第一连接部远离沟道部的一侧，且沿第二方向延伸至基底而连接至少两层半导体层的第一连接部，第二方向与第一方向相交；且，通孔结构包括位线结构以及源漏掺杂层，源漏掺杂层位于位线结构与第一连接部之间。本申请可以有提高三维存储器件中的各层存储单元的电学性能均一性。
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公开(公告)号：CN114203806B
公开(公告)日：2024-09-06
申请号：CN202010984703.8
申请日：2020-09-18
申请人： 旺宏电子股份有限公司
IPC分类号： H01L29/423 , H01L29/08 , H10B12/00
摘要： 本发明公开了一种存储器结构。存储器结构包含第一通道本体、第一源极区、第一漏极区、第一栅极结构与第二栅极结构。第一源极区具有第一导电类型且连接至第一通道本体的第一端。第一漏极区具有第二导电类型且连接至第一通道本体的第二端，第二端和第一端分离。第一栅极结构设置为相邻于第一通道本体且介于第一端与第二端之间。第二栅极结构设置为相邻于第一通道本体且介于第一端与第二端之间。
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公开(公告)号：CN118591179A
公开(公告)日：2024-09-03
申请号：CN202410841963.8
申请日：2024-06-26
申请人： 长鑫科技集团股份有限公司
发明人： 陈柏全
IPC分类号： H10B12/00
摘要： 本申请涉及存储器领域，提供一种存储器及其制备方法，存储器具有沿第一方向排列的第一存储垫区、第一连接区、第二存储垫区，制备方法包括以下步骤：形成沿第二方向依次排列的奇数子字线图案，每一奇数子字线图案包括第一奇数子字线图案和第二奇数子字线图案；在二者的侧壁形成侧墙，第一奇数子字线图案的侧墙与其沿第一方向相邻结构的侧墙相接，第二奇数子字线图案的侧墙与其沿第一方向相邻结构的侧墙相接；在沿第二方向相邻的每两个侧墙之间形成偶数子字线图案；第一奇数子字线图案位于第一存储垫区上方，第二奇数子字线图案位于第二存储垫区上方，偶数子字线图案位于第一存储垫区、第一连接区和第二存储垫区上方。
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公开(公告)号：CN118591178A
公开(公告)日：2024-09-03
申请号：CN202311315871.8
申请日：2023-10-11
申请人： 三星电子株式会社
摘要： 一种半导体器件可以包括：外围电路结构；源极结构，在外围电路结构上；第一电容器电极，在外围电路结构上；电极绝缘层，至少部分地围绕第一电容器电极；栅极堆叠，在源极结构上；存储沟道结构，延伸穿过栅极堆叠；阶梯绝缘层，在栅极堆叠和电极绝缘层上；第二电容器电极，在第一电容器电极上并延伸穿过阶梯绝缘层；以及贯穿通孔，延伸穿过阶梯绝缘层和电极绝缘层。
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