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公开(公告)号：CN114823540B
公开(公告)日：2024-07-09
申请号：CN202110128710.2
申请日：2021-01-29
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00
Abstract: 本发明实施例提供一种半导体结构的制作方法及半导体结构，制作方法包括：提供衬底，衬底具有外围区和阵列区；在衬底上形成绝缘层；在绝缘层上形成具有第一掩膜图案的第一掩膜层；以第一掩膜层为掩膜刻蚀绝缘层，以在阵列区形成贯穿绝缘层的接触孔；形成第一电极层，第一电极层至少覆盖阵列区的第一掩膜层表面和接触孔表面；形成具有第二掩膜图案的第二掩膜层，第二掩膜层位于第一电极层上，且第一掩膜图案的图形和第二掩膜图案的图形互补；以第二掩膜层为掩膜，刻蚀第一电极层和第一掩膜层，直至露出阵列区的绝缘层，剩余第一电极层作为下电极层。本发明实施例有利于提高半导体结构的电学性能。
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公开(公告)号：CN114823539B
公开(公告)日：2024-07-02
申请号：CN202110126271.1
申请日：2021-01-29
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00
Abstract: 本发明实施例提供一种半导体结构的制作方法及半导体结构，制作方法包括：提供衬底，衬底具有外围区和阵列区；在衬底上堆叠形成绝缘层和具有掩膜图形的掩膜层；以掩膜层为掩膜刻蚀绝缘层，以在阵列区形成贯穿绝缘层的接触孔，接触孔形成之后，保留掩膜层，在垂直于衬底表面的方向上，外围区的掩膜层与阵列区的掩膜层存在厚度差；形成第一材料层，第一材料层至少覆盖阵列区的掩膜层表面和接触孔表面；形成第二材料层，第二材料层位于第一材料层上；以第二材料层为掩膜，刻蚀部分掩膜层，以降低外围区的掩膜层与阵列区的掩膜层的厚度差；去除剩余的第二材料层、剩余的掩膜层和剩余的掩膜层上的第一材料层。本发明实施例有利于提高半导体结构的良率。
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公开(公告)号：CN115249658B
公开(公告)日：2024-06-21
申请号：CN202110466542.8
申请日：2021-04-28
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00
Abstract: 本发明提供一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法包括在衬底上依次形成第一介质层、导电层和第二介质层，去除部分第二介质层，以形成多组使导电层暴露的第一沟槽。在第二介质层上形成第一掩膜图形，根据第一掩膜图形去除部分第二介质层，以在相邻第一沟槽之间的间隙中形成使导电层暴露的第二沟槽。在第一沟槽和第二沟槽内填充第三介质层，并湿法刻蚀去除第二介质层后去除部分导电层、部分第一介质层以及部分衬底，以形成多个用于形成位线接触结构的第三沟槽。本发明能够有效避免位线接触结构刻蚀工艺中阻挡层的沟槽的侧壁损伤，提高了位线结构的稳定性和信号传输性能。
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公开(公告)号：CN113725166B
公开(公告)日：2023-10-27
申请号：CN202111027788.1
申请日：2021-09-02
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00
Abstract: 本发明提供一种半导体结构的制备方法及半导体结构，应用于集成电路制造领域，本发明半导体结构的制备方法能够避免在图案转移的过程中，掩膜层侧壁形成弓形弯曲，进而避免后续形成的电接触结构之间形成连接桥，提高半导体结构的性能。另外，本发明制备方法还利用第一隔离条与第二隔离条来间接界定接触孔的位置，从而避免利用凸台来界定接触孔的位置，避免了对准偏移，大大提高了对准精度。
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公开(公告)号：CN112928070B
公开(公告)日：2023-06-06
申请号：CN202110297346.2
申请日：2021-03-19
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00
Abstract: 本发明提供一种存储器的制作方法及存储器，涉及存储设备技术领域，用于解决存储器的良率较低的技术问题。该存储器的制作方法包括：提供基底，基底中形成有电容接触垫；在基底上形成叠层结构；叠层结构包括形成在基底上的第一叠层结构和形成在第一叠层结构上的第二叠层结构；在第二叠层结构内形成第一通孔；在第一通孔的侧壁形成保护层，位于第一通孔内的保护层围设形成第二通孔；沿第二通孔刻蚀所述第一叠层结构，形成第三通孔，且所述第三通孔暴露出所述电容接触垫。通过保护层保护第一通孔的侧壁，减少或者避免后续刻蚀气体或者刻蚀液体损伤第一通孔的侧壁，以减少或者避免第一通孔的侧壁弯曲甚至第一通孔刻穿，提高存储器的良率。
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公开(公告)号：CN115642079A
公开(公告)日：2023-01-24
申请号：CN202110814383.6
申请日：2021-07-19
Applicant: 长鑫存储技术有限公司
IPC: H01L21/027 , H01L21/311
Abstract: 本申请实施例提供一种图案的形成方法，包括：提供衬底，所述衬底的表面形成有图形化的光刻胶层；基于所述光刻胶层，形成隔离侧墙，其中，所述隔离侧墙包括靠近所述光刻胶层的第一侧墙和远离所述光刻胶层的第二侧墙；在任意相邻两个隔离侧墙之间形成核心材料层；去除所述第二侧墙，形成由所述第一侧墙和所述核心材料层组成的所述图案。通过本申请，能够解决相关技术中侧墙厚度降低所导致的刻蚀过程聚合物堵塞的问题，能够精确地形成最终的图案。
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公开(公告)号：CN115589719A
公开(公告)日：2023-01-10
申请号：CN202110758568.X
申请日：2021-07-05
Applicant: 长鑫存储技术有限公司
Abstract: 本公开提供了一种半导体结构及其制作方法，其中，半导体结构的制作方法包括：提供初始结构，初始结构包括电容接触区和位于电容接触区上的目标层；在目标层内形成第一下电极结构，第一下电极结构至少与部分电容接触区连接；在目标层内形成与第一下电极结构连接的第二下电极结构。本公开的半导体结构的制作方法，在目标层内形成第一下电极结构和第二下电极结构，增加了下电极的外表面面积，增加了半导体结构的电荷存储能力。
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公开(公告)号：CN112750754B
公开(公告)日：2022-09-27
申请号：CN201911036228.5
申请日：2019-10-29
Applicant: 长鑫存储技术有限公司
IPC: H01L21/768 , H01L21/8242 , H01L23/538 , H01L27/108
Abstract: 本申请涉及一种半导体器件中接触孔的制作方法及半导体器件；其中，半导体器件中接触孔的制作方法，包括步骤：在接触孔内或接触孔底部的结构上形成接触主体层和接触辅助层，接触主体层和接触辅助层的材料不相同；刻蚀接触主体层和接触辅助层，刻蚀后剩余的接触主体层表面和接触辅助层表面作为第一界面，从而使得刻蚀后接触主体层具有与刻蚀后接触辅助层不同的高度，得到凹凸不平的第一界面；向接触孔内填充导电材料，接触孔内导电材料的底部形成与第一界面相匹配的轮廓。本申请能够增大接触孔内导电材料与接触层之间的粘聚力，提高器件性能。
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公开(公告)号：CN114823539A
公开(公告)日：2022-07-29
申请号：CN202110126271.1
申请日：2021-01-29
Applicant: 长鑫存储技术有限公司
IPC: H01L21/8242
Abstract: 本发明实施例提供一种半导体结构的制作方法及半导体结构，制作方法包括：提供衬底，衬底具有外围区和阵列区；在衬底上堆叠形成绝缘层和具有掩膜图形的掩膜层；以掩膜层为掩膜刻蚀绝缘层，以在阵列区形成贯穿绝缘层的接触孔，接触孔形成之后，保留掩膜层，在垂直于衬底表面的方向上，外围区的掩膜层与阵列区的掩膜层存在厚度差；形成第一材料层，第一材料层至少覆盖阵列区的掩膜层表面和接触孔表面；形成第二材料层，第二材料层位于第一材料层上；以第二材料层为掩膜，刻蚀部分掩膜层，以降低外围区的掩膜层与阵列区的掩膜层的厚度差；去除剩余的第二材料层、剩余的掩膜层和剩余的掩膜层上的第一材料层。本发明实施例有利于提高半导体结构的良率。
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公开(公告)号：CN113097142B
公开(公告)日：2022-05-10
申请号：CN202110338758.6
申请日：2021-03-30
Applicant: 长鑫存储技术有限公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明实施例提供一种图案化方法及半导体结构，方法包括以下步骤：提供一衬底，衬底包括相邻的存储区和周边电路区；在衬底上形成具有多个第一硬掩膜的图形转移层，第一硬掩膜沿第一方向延伸，且彼此间隔设置；在图形转移层上形成阻挡层；在阻挡层上形成多个沿第二方向延伸的第二硬掩膜，第二硬掩膜彼此间隔设置；第二硬掩膜位于存储区上，且在靠近周边电路区的位置具有结构缺陷；在阻挡层上形成第一缓冲层，第一缓冲层填充具有结构缺陷的第二硬掩膜，且第一缓冲层的正投影与周边电路区及部分存储区重合；以第一缓冲层和未被第一缓冲层填充的第二硬掩膜作为掩膜，图案化阻挡层和图形转移层。
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